中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

137 records (took 0.022 seconds)

    SPLIT-GATE LATERAL EXTENDED DRAIN MOS TRANSISTOR STRUCTURE AND PROCESS
    2.
    发明申请
    SPLIT-GATE LATERAL EXTENDED DRAIN MOS TRANSISTOR STRUCTURE AND PROCESS 审中-公开
    分裂栅延伸漏极MOS晶体管结构和工艺

    公开(公告)号：WO2017079307A1

    公开(公告)日：2017-05-11

    申请号：PCT/US2016/060125

    申请日：2016-11-02

    Applicant: TAXAS INSTRUMENTS INCORPORATED ,  TAXAS INSTRUMENTS JAPAN LIMITED

    Inventor： STRACHAN, Andrew, D. ,  SADOVNIKOV, Alexei ,  KOCON, Christopher, Boguslaw

    IPC: H01L29/78

    CPC classification number: H01L21/28114 ,  H01L21/28158 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/0865 ,  H01L29/0882 ,  H01L29/1083 ,  H01L29/1095 ,  H01L29/402 ,  H01L29/42356 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/665 ,  H01L29/66659 ,  H01L29/66681 ,  H01L29/7816 ,  H01L29/7831 ,  H01L29/7835

    Abstract: In described examples, a semiconductor device (100) includes a split-gate lateral extended drain MOS transistor (108), which includes a first gate (128) and a second gate (130) laterally adjacent to the first gate (128). The first gate (128) is laterally separated from the second gate (130) by a gap (132) of 10 nanometers to 250 nanometers. The first gate (128) extends at least partially over a body (110), and the second gate (130) extends at least partially over a drain drift region (116). The drain drift region (116) abuts the body (110) at a top surface (112) of the substrate (102). A boundary between the drain drift region (116) and the body (110) at the top surface (112) of the substrate (102) is located under at least one of the first gate (128), the second gate (130) and the gap (132) between the first gate (128) and the second gate (130). The second gate (130) may be coupled to a gate bias voltage node or a gate signal node.

    Abstract translation: 在所述示例中，半导体器件（100）包括分离栅侧向延伸漏极MOS晶体管（108），所述分裂栅侧向延伸漏极MOS晶体管（108）包括第一栅极（128）和第二栅极（130） 第一门（128）。 第一栅极（128）与第二栅极（130）横向隔开10纳米至250纳米的间隙（132）。 第一栅极（128）至少部分地在主体（110）上方延伸，并且第二栅极（130）至少部分地在漏极漂移区域（116）上方延伸。 漏极漂移区（116）在衬底（102）的顶表面（112）处邻接本体（110）。 在衬底（102）的顶表面（112）处的漏极漂移区（116）与主体（110）之间的边界位于第一栅极（128），第二栅极（130）和 第一门（128）和第二门（130）之间的间隙（132）。 第二栅极（130）可以耦合到栅极偏置电压节点或栅极信号节点。

    半導体装置
    3.
    发明申请
    半導体装置 审中-公开
    半导体器件

    公开(公告)号：WO2017061050A1

    公开(公告)日：2017-04-13

    申请号：PCT/JP2015/078821

    申请日：2015-10-09

    Applicant: ユニサンティス エレクトロニクス シンガポール プライベート リミテッド ,  舛岡 富士雄 ,  中村 広記

    Inventor： 舛岡　富士雄 ,  中村　広記

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L29/42356 ,  H01L29/66666 ,  H01L29/7788 ,  H01L29/78

    Abstract: 金属と半導体との仕事関数差によって柱状半導体層に超格子もしくは量子井戸構造を形成する構造を提供することを目的とする。基板上に形成された柱状半導体層と、前記柱状半導体層を囲む第１の絶縁物と、前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第１のゲートと、前記第１の絶縁物を取り囲む前記第１の仕事関数と異なる第２の仕事関数を有する金属からなる第２のゲートと、前記第２のゲートは前記第１のゲートの下方に位置するのであって、前記第１の絶縁物を取り囲む第１の仕事関数を有する金属からなる第３のゲートと、を有し、前記第３のゲートは前記第２のゲートの下方に位置するのであって、前記第１のゲートと前記第２のゲートと前記第３のゲートは電気的に接続することを特徴とすることにより上記課題を解決する。

    Abstract translation: 本发明的目的是提供一种结构，其中通过金属和半导体之间的功函数差异，在柱状半导体层中形成超晶格或量子阱结构。 上述问题由半导体器件解决，其特征在于具有：在基板上形成的柱状半导体层; 围绕所述柱状半导体层的第一绝缘材料; 第一栅极，其围绕第一绝缘材料，并且由具有第一功函数的金属形成; 第二栅极，其围绕第一绝缘材料，并且由具有与第一功函数不同的第二功函数的金属形成，所述第二栅极位于第一栅极下方; 以及第三栅极，其围绕所述第一绝缘材料，并且由具有所述第一功函数的金属形成，所述第三栅极位于所述第二栅极的下方。 半导体器件的特征还在于第一栅极，第二栅极和第三栅极彼此电连接。

    HIGH MOBILITY FIELD EFFECT TRANSISTORS WITH A RETROGRADED SEMICONDUCTOR SOURCE/DRAIN
    4.
    发明申请
    HIGH MOBILITY FIELD EFFECT TRANSISTORS WITH A RETROGRADED SEMICONDUCTOR SOURCE/DRAIN 审中-公开
    具有复位半导体源/漏极的高移动场效应晶体管

    公开(公告)号：WO2017052619A1

    公开(公告)日：2017-03-30

    申请号：PCT/US2015/052345

    申请日：2015-09-25

    Applicant: INTEL CORPORATION

    Inventor： DEWEY, Gilbert ,  RACHMADY, Willy ,  METZ, Matthew V. ,  MOHAPATRA, Chandra S. ,  MA, Sean T. ,  KAVALIEROS, Jack T. ,  MURTHY, Anand S. ,  GHANI, Tahir

    IPC: H01L29/78 ,  H01L21/8238 ,  H01L21/336

    CPC classification number: H01L29/201 ,  B82Y10/00 ,  H01L21/823807 ,  H01L21/8258 ,  H01L27/0924 ,  H01L29/0673 ,  H01L29/42356 ,  H01L29/42392 ,  H01L29/66469 ,  H01L29/775

    Abstract: Monolithic FETs including a channel region of a first semiconductor material disposed over a substrate. While a mask, such as a gate stack or sacrificial gate stack, is covering the channel region, an impurity-doped compositionally graded semiconductor is grown, for example on at least a drain end of the channel region to introduce a carrier-blocking conduction band offset and/or a wider band gap within the drain region of the transistor. In some embodiments, the compositional grade induces a carrier-blocking band offset of at least 0.25 eV. The wider band gap and/or band offset contributes to a reduced gate induced drain leakage (GIDL). The impurity-doped semiconductor may be compositionally graded back down from the retrograded composition to a suitably narrow band gap material providing good ohmic contact. In some embodiments, the impurity-doped compositionally graded semiconductor growth is integrated into a gate-last, source/drain regrowth finFET fabrication process.

    Abstract translation: 整体FET包括设置在衬底上的第一半导体材料的沟道区。 虽然诸如栅极堆叠或牺牲栅极堆叠的掩模覆盖沟道区域，但是例如在沟道区域的至少漏极端上生长杂质掺杂的组成梯度半导体以引入载流子阻挡导带 偏移和/或晶体管的漏极区域内的更宽的带隙。 在一些实施方案中，组成级别诱导至少0.25eV的载流子阻挡带偏移。 较宽的带隙和/或带偏移有助于降低栅极感应漏极泄漏（GIDL）。 掺杂杂质的半导体可以从退化的组合物组分地退化到提供良好的欧姆接触的合适的窄带隙材料。 在一些实施例中，杂质掺杂的组成渐变的半导体生长被集成到栅极 - 末端，源/漏再生长finFET制造工艺中。

    A FIELD-EFFECT APPARATUS AND ASSOCIATED METHODS
    5.
    发明申请
    A FIELD-EFFECT APPARATUS AND ASSOCIATED METHODS 审中-公开
    现场效应装置及相关方法

    公开(公告)号：WO2017025661A1

    公开(公告)日：2017-02-16

    申请号：PCT/FI2016/050549

    申请日：2016-08-05

    Applicant: NOKIA TECHNOLOGIES OY

    Inventor： ROBINSON, Adam ,  COTTON, Darryl ,  BESSONOV, Aleksander ,  WHITE, Richard ,  LIU, Yinglin

    IPC: H01L29/16 ,  H01L29/66 ,  H01L29/778 ,  H01L29/417 ,  H01L29/10 ,  G01N27/414 ,  H01L29/423 ,  H01L29/45

    CPC classification number: H01L29/778 ,  G01N27/414 ,  H01L21/02491 ,  H01L21/02527 ,  H01L21/8256 ,  H01L29/1033 ,  H01L29/1606 ,  H01L29/24 ,  H01L29/401 ,  H01L29/41775 ,  H01L29/42356 ,  H01L29/45 ,  H01L29/66045

    Abstract: A method comprising: • growing a layer of channel material (1101), preferably graphene, on a growth wafer (1112) to form a channel member, the growth wafer comprising a layer of catalyst material (1111) separated from a carrier wafer (1112) by a layer of release material (1113), the catalyst material serving as a seed layer for growing the layer of channel material; • depositing a layer of polymeric material (1102) over the formed channel member to form a supporting substrate for the layers of catalyst and channel material; • etching the layer of release material (1113) to remove the release material (1113) and carrier wafer (1112); and • patterning the layer of catalyst material (1111) to form source and drain electrodes (1116) configured to enable a flow of electrical current through the channel member.

    Abstract translation: 一种方法，包括：在生长晶片（1112）上生长通道材料层（1101），优选石墨烯以形成通道构件，所述生长晶片包括从载体晶片（1112）分离的催化剂材料层（1111） ）通过一层释放材料（1113），所述催化剂材料用作用于生长所述通道材料层的种子层; •在所形成的通道构件上沉积聚合物材料层（1102），以形成催化剂和通道材料层的支撑衬底; •蚀刻释放材料层（1113）以去除释放材料（1113）和载体晶片（1112）; 以及•图案化所述催化剂材料层（1111）以形成被配置为使得能够流过所述通道构件的电流的源极和漏极（1116）。

    トランジスタ、および、トランジスタの製造方法
    6.
    发明申请
    トランジスタ、および、トランジスタの製造方法 审中-公开
    晶体管和制造晶体管的方法

    公开(公告)号：WO2016153022A1

    公开(公告)日：2016-09-29

    申请号：PCT/JP2016/059572

    申请日：2016-03-25

    Applicant: 富士フイルム株式会社

    Inventor： 前原　佳紀

    IPC: H01L21/336 ,  H01L29/786

    CPC classification number: H01L29/66742 ,  H01L21/31105 ,  H01L29/42356 ,  H01L29/786 ,  H01L29/78696

    Abstract: エアギャップ型のトランジスタにおいて、電気的接続の信頼性が高く、良好なトランジスタ特性を発現でき、微細化が可能で、生産性の高いトランジスタおよびその製造方法を提供する。半導体層支持体となる支持体前駆体層の上面に、半導体層を形成した後に、半導体層の一部を除去して、支持体前駆体層を表出させた開口部を１以上形成し、半導体層上に２つのエッチング保護層を、互いに離間して、かつ、２つのエッチング保護層の間の領域に開口部の少なくとも一部が位置するように形成して、複数の開口部から支持体前駆体層にエッチャントを接触させて、支持体前駆体層の一部を除去し、２つのエッチング保護層の間の領域に対応する位置に空隙を形成して、空隙を挟んで配置される２つの半導体層支持体を形成する。

    Abstract translation: 提供：具有高生产率和高连接可靠性的气隙晶体管，并且能够表现出良好的晶体管特性，同时能够减小尺寸; 以及该晶体管的制造方法。 根据本发明，在形成半导体层支撑体的支撑体前体层的上表面上形成半导体层之后，去除半导体层的一部分，从而形成一个或多个开口，支撑体 前体层暴露; 两个蚀刻保护层形成在半导体层上彼此间隔一定距离处，使得开口的至少一部分位于两个蚀刻保护层之间的区域中; 通过使蚀刻剂通过开口与支撑体前体层接触而除去支撑体前体层的一部分，从而在与两个蚀刻保护层之间的区域对应的位置处形成间隙，以形成两个半导体 布置有间隙的层支撑体之间插入。

    DISCHARGEABLE ELECTRICAL PROGRAMMABLE READ ONLY MEMORY (EPROM) CELL
    7.
    发明申请
    DISCHARGEABLE ELECTRICAL PROGRAMMABLE READ ONLY MEMORY (EPROM) CELL 审中-公开
    可释放的电可编程只读存储器（EPROM）单元

    公开(公告)号：WO2016122507A1

    公开(公告)日：2016-08-04

    申请号：PCT/US2015/013414

    申请日：2015-01-29

    Applicant: HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.

    Inventor： NG, Boon, Bing ,  THIN, Lui, Cheat ,  VILLAVELEZ, Reynaldo, V

    IPC: H01L27/115 ,  H01L29/788

    CPC classification number: H01L27/11517 ,  H01L21/28273 ,  H01L27/11521 ,  H01L29/42324 ,  H01L29/42356 ,  H01L29/66825 ,  H01L29/7881

    Abstract: The present subject matter relates to an electrical programmable read only memory (EPROM) cell. The EPROM cell comprises a semiconductor substrate and a floating gate separated from the semiconductor substrate by a first dielectric layer. A control gate is capacitively coupled to the floating gate through a second dielectric layer disposed between the floating gate and the control gate. In an example, the EPROM cell further comprises a conductive gate connected to the floating gate, wherein the conductive gate is to leak charges from the floating gate in a predetermined leak time period.

    Abstract translation: 本主题涉及电可编程只读存储器（EPROM）单元。 EPROM单元包括通过第一介电层与半导体衬底分离的半导体衬底和浮栅。 控制栅极通过布置在浮置栅极和控制栅极之间的第二介电层电容耦合到浮置栅极。 在一个示例中，EPROM单元还包括连接到浮动栅极的导电栅极，其中导电栅极将在预定泄漏时间段内从浮动栅极泄漏电荷。

Patent Agency Ranking