公开(公告)号：WO2012132219A1

公开(公告)日：2012-10-04

申请号：PCT/JP2012/001285

申请日：2012-02-24

Applicant: ルネサスエレクトロニクス株式会社 ,  田村 純

Inventor： 田村　純

IPC: H01L27/08 ,  H01L21/76 ,  H01L21/762 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092 ,  H01L29/786

CPC classification number: H01L29/0692 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/1203 ,  H01L27/1207 ,  H01L29/0653 ,  H01L29/78

Abstract: 　半導体装置（１００）は、高抵抗基板１上にロジック用ＭＯＳＦＥＴ（１０１ａ）及びスイッチ用ＭＯＳＦＥＴ（１０２ａ、１０２ｂ）が形成される。ロジック用ＭＯＳＦＥＴ（１０１ａ）は、高抵抗基板（１）上に形成されたエピタキシャル層（２）と、エピタキシャル層（２）の上部に形成されたウェル層（８）と、を有する。スイッチ用ＭＯＳＦＥＴ（１０２ａ、１０２ｂ）は、高抵抗基板上（１）に形成され、トレンチ（５）で挟まれることにより上部がメサ形状を有するＬＯＣＯＳ酸化膜（６ａ）と、ＬＯＣＯＳ酸化膜（６ａ）のメサ形状の上に埋め込み酸化膜（３）及びＳＯＩ層（４）と、を有する。ＬＯＣＯＳ酸化膜（６ａ）のメサ形状の上面は、エピタキシャル層（２）の上面と同じ高さである。

Abstract translation: 提供了一种半导体器件（100），其中在高电阻衬底（1）上形成有逻辑MOSFET（101a）和开关MOSFET（102a，102b）。 逻辑MOSFET（101a）具有：形成在高电阻衬底（1）上的外延层（2）; 以及形成在外延层（2）的上部中的阱层（8）。 开关MOSFET（102a，102b）各自具有：形成在高电阻基板（1）上的LOCOS氧化物膜（6a），其上部插入在沟槽（5）之间以具有台面形状; 以及在LOCOS氧化物膜（6a）的台面形状上的嵌入氧化膜（3）和SOI层（4）。 LOCOS氧化物膜（6a）的台面形状的顶表面与外延层（2）的顶表面处于相同的高度。

公开(公告)号：WO2012082336A1

公开(公告)日：2012-06-21

申请号：PCT/US2011/061965

申请日：2011-11-22

Applicant: LAM RESEARCH CORPORATION ,  FU, Qian ,  YU, Hyun-Yong ,  QIN, Ce

Inventor： FU, Qian ,  YU, Hyun-Yong ,  QIN, Ce

IPC: H01L27/08 ,  G03F1/00

CPC classification number: H01L21/31144 ,  H01L21/02164 ,  H01L21/02274 ,  H01L21/31116 ,  H01L21/32139 ,  H01L27/11551 ,  H01L27/11556

Abstract: A method for forming a stair-step structure in a substrate is provided. An organic mask is formed over the substrate. A hardmask with a top layer and sidewall layer is formed over the organic mask. The sidewall layer of the hard mask is removed while leaving the top layer of the hardmask. The organic mask is trimmed. The substrate is etched. The forming the hardmask, removing the sidewall layer, trimming the organic mask, and etching the substrate are repeated a plurality of times.

Abstract translation: 提供了一种在基板中形成台阶结构的方法。 在衬底上形成有机掩模。 在有机掩模上形成具有顶层和侧壁层的硬掩模。 去除硬掩模的侧壁层，同时留下硬掩模的顶层。 有机面罩被修剪。 衬底被蚀刻。 重复多次形成硬掩模，去除侧壁层，修整有机掩模和蚀刻基板。

公开(公告)号：WO2012041958A2

公开(公告)日：2012-04-05

申请号：PCT/EP2011/066979

申请日：2011-09-29

Applicant: ABB TECHNOLOGY AG ,  RAHIMO, Munaf ,  ARNOLD, Martin ,  STIASNY, Thomas

Inventor： RAHIMO, Munaf ,  ARNOLD, Martin ,  STIASNY, Thomas

IPC: H01L29/423 ,  H01L29/10 ,  H01L27/102 ,  H01L27/08 ,  H01L29/74

CPC classification number: H01L29/747 ,  H01L29/0692 ,  H01L29/0834 ,  H01L29/7416 ,  H01L29/7428 ,  H01L29/744

Abstract: A reverse-conducting power semiconductor device (1) with a wafer (10) having a first main side (11) and a second main side (15), which is arranged parallel to the first main side (11), is provided. The device comprises a plurality of diode cells (96) and a plurality of IGCT cells (91), wherein each IGCT cell comprises layers in the following order between the first and second main side (11, 15): - a cathode electrode (2), - a first cathode layer (4) of the first conductivity type, - a base layer (6) of the second conductivity type, - a drift layer (3) of the first conductivity type, - a buffer layer (8) of the first conductivity type, - a first anode layer (5) of the second conductivity type, and - a first anode electrode (25). Each IGCT cell (91) further comprises a gate electrode (7), which is arranged lateral to the first cathode layer (4) and separated from it by the base layer (6). Each diode cell (96) comprises a second anode electrode (28) on the first main side (11), which is in contact to a second anode layer (55) of the second conductivity type, which second anode layer (55) is separated from the base layer (6) by the drift layer (3), and a second cathode layer (45) of the first conductivity type on the second main side (15), which is arranged alternating to the first anode layer (5). The device comprises at least one mixed part (99), in which the second anode layers (55) of the diode cells (96) alternate with the first cathode layers (4) of the IGCT cells (91).

Abstract translation: 提供了具有与第一主侧（11）平行布置的具有第一主侧（11）和第二主侧（15）的晶片（10）的反向导电功率半导体装置（1）。 该器件包括多个二极管单元（96）和多个IGCT单元（91），其中每个IGCT单元包括在第一和第二主侧（11,15）之间的以下顺序的层： - 阴极电极（2 ）， - 第一导电类型的第一阴极层（4）， - 第二导电类型的基极层（6）， - 第一导电类型的漂移层（3）， - 缓冲层（8） 第一导电类型， - 第二导电类型的第一阳极层（5）和 - 第一阳极电极（25）。 每个IGCT单元（91）还包括栅电极（7），其被布置在第一阴极层（4）的侧面并与基底层（6）分离。 每个二极管单元（96）包括在第一主侧（11）上的与第二导电类型的第二阳极层（55）接触的第二阳极电极（28），该第二阳极层（55）被分离 从基底层（6）通过漂移层（3）和与第一阳极层（5）交替排列的第二导电类型的第二阴极层（45）。 该器件包括至少一个混合部分（99），其中二极管单元（96）的第二阳极层（55）与IGCT电池（91）的第一阴极层（4）交替。

公开(公告)号：WO2011158647A1

公开(公告)日：2011-12-22

申请号：PCT/JP2011/062550

申请日：2011-05-31

Applicant: 富士電機株式会社 ,  豊田 善昭 ,  北村 明夫

Inventor： 豊田　善昭 ,  北村　明夫

IPC: H01L21/8234 ,  H01L21/336 ,  H01L21/76 ,  H01L21/761 ,  H01L27/08 ,  H01L27/088 ,  H01L29/06 ,  H01L29/78

CPC classification number: H01L29/7803 ,  H01L21/02664 ,  H01L21/22 ,  H01L21/265 ,  H01L21/324 ,  H01L21/761 ,  H01L21/823481 ,  H01L21/823487 ,  H01L27/088 ,  H01L27/1207 ,  H01L29/0634 ,  H01L29/0878 ,  H01L29/1045 ,  H01L29/105 ,  H01L29/1095 ,  H01L29/66712 ,  H01L29/7802 ,  H01L29/7811 ,  H01L29/7813

Abstract: 　同一の半導体基板に、縦型超接合ＭＯＳＦＥＴ（１０１）と横型ＭＯＳＦＥＴ（１０２）とが集積されている。横型ＭＯＳＦＥＴ（１０２）は、ｎ埋め込み分離層（１５）およびｎ拡散分離層（１６）によって、縦型超接合ＭＯＳＦＥＴ（１０１）と電気的に分離されている。横型ＭＯＳＦＥＴ（１０２）は、ｎ埋め込み分離層（１５）およびｎ拡散分離層（１６）に囲まれたｎ - 半導体層（２）に形成されるｐウェル領域（１７）と、ｐウェル領域（１７）に形成されるｎソース領域（１８）およびｎドレイン領域（１９）と、ｐウェル領域（１７）の、ｎソース領域（１８）とｎドレイン領域（１９）とに挟まれた部分を覆うゲート電極（２１）とからなる。ｎ埋め込み分離層（１５）は縦型超接合ＭＯＳＦＥＴ（１０１）のｎ層（３）と同時に形成されるので、コストを低減することができる。また、ｎ埋め込み分離層（１５）によって素子間の寄生動作を抑制することができる。

Abstract translation: 垂直超结MOSFET（101）和横向MOSFET（102）集成在相同的半导体衬底上。 横向MOSFET（102）通过n型掩埋隔离层（15）和n型扩散隔离层（16）与垂直超结MOSFET（101）电隔离。 横向MOSFET（102）由以下部分构成：p型阱区（17），其形成在被n型掩埋隔离层（15）包围的n型半导体层（2）中，n型阱区域 型扩散隔离层（16）; 形成在p型阱区域（17）中的n型源极区（18）和n型漏极区（19）。 以及覆盖在p型阱区域（17）中的n型源极区域（18）和n型漏极区域（19）之间的部分的栅电极（21）。 由于同时形成垂直超结MOSFET（101）的n型掩埋隔离层（15）和n型层（3），因此可以降低成本。 此外，可以通过n型掩埋隔离层（15）来抑制元件之间的寄生操作。

公开(公告)号：WO2011155295A1

公开(公告)日：2011-12-15

申请号：PCT/JP2011/061464

申请日：2011-05-12

Applicant: SEMICONDUCTOR ENERGY LABORATORY CO., LTD. ,  TAKAHASHI, Kei ,  KOYAMA, Jun ,  ISHII, Masato

Inventor： TAKAHASHI, Kei ,  KOYAMA, Jun ,  ISHII, Masato

IPC: H02M3/155 ,  H01L21/8238 ,  H01L27/08 ,  H01L27/092 ,  H01L29/786

CPC classification number: H02M3/156 ,  H01L27/1225 ,  H01L27/1251 ,  H02M3/155 ,  Y02B70/1483

Abstract: Provided is a DC-DC converter with improved power conversion efficiency. A transistor which is incorporated in the DC-DC converter and functions as a switching element for controlling output power includes, in its channel formation region, a semiconductor material having a wide band gap and significantly small off current compared with silicon. The transistor further comprises a back gate electrode, in addition to a general gate electrode, and a back gate control circuit for controlling a potential applied to the back gate electrode in accordance with the output power from the DC-DC converter. The control of the potential applied to the back gate electrode by the back gate control circuit enables the threshold voltage to decrease the on-state resistance when the output power is high and to increase the off-state current when the output power is low.

Abstract translation: 提供了具有改善的功率转换效率的DC-DC转换器。 结合在DC-DC转换器中并用作用于控制输出功率的开关元件的晶体管在其沟道形成区域中包括与硅相比具有宽带隙和显着小的截止电流的半导体材料。 该晶体管还包括除普通栅电极之外的背栅电极和用于根据来自DC-DC转换器的输出功率来控制施加到背栅极的电位的背栅控制电路。 通过背栅极控制电路控制施加到背栅电极的电位，能够在输出功率较高时使阈值电压降低导通电阻，并且在输出功率低时增加关断电流。

公开(公告)号：WO2011155127A1

公开(公告)日：2011-12-15

申请号：PCT/JP2011/002707

申请日：2011-05-16

Applicant: シャープ株式会社 ,  中辻広志 ,  堀田和重 ,  牧田直樹

Inventor： 中辻広志 ,  堀田和重 ,  牧田直樹

IPC: H01L21/8238 ,  H01L21/336 ,  H01L27/08 ,  H01L27/092 ,  H01L29/786

CPC classification number: H01L27/1288 ,  H01L21/04 ,  H01L27/1214

Abstract: 　ガラス基板（６）上に、第１半導体膜（２）及び第２半導体膜（４）を形成する工程と、ガラス基板（６）上に、第１半導体膜（２）及び第２半導体膜（４）を覆うように感光性樹脂を設ける工程と、フォトマスクを用いて感光性樹脂に対して照射される露光量を制御して露光処理を行う露光工程と、露光処理が行われた感光性樹脂に対して現像処理を行うことにより、第１半導体膜（２）上に第１レジスト（４０）を形成するとともに、第２半導体膜（４）上に第２レジスト（４１）を形成する工程と、第１レジスト（４０）及び第２レジスト（４１）をマスクとして、第１半導体膜（２）にｎ型不純物を注入する工程と、第１レジスト（４０）を除去し、第２レジスト（４１）をマスクとして、第１半導体膜（２）にｐ型不純物を注入する工程とを備える。

Abstract translation: 公开了一种半导体器件的制造方法，所述方法包括：在玻璃衬底（6）上形成第一半导体膜（2）和第二半导体膜（4）的步骤; 提供感光性树脂以覆盖玻璃基板（6）上的第一半导体膜（2）和第二半导体膜（4）的步骤; 曝光步骤，通过使用光掩模进行曝光处理，以控制照射到感光性树脂上的曝光量; 通过显影经受曝光处理的感光树脂，在第一半导体膜（2）上形成第一抗蚀剂（40）和第二半导体膜（4）上的第二抗蚀剂（41）的步骤; 通过使用第一抗蚀剂（40）和第二抗蚀剂（41）作为掩模，在第一半导体膜（2）中注入n型杂质的步骤; 以及通过使用第二抗蚀剂（41）作为掩模，去除第一抗蚀剂（40）并注入第一半导体膜（2）中的p型杂质的步骤。

公开(公告)号：WO2011138906A1

公开(公告)日：2011-11-10

申请号：PCT/JP2011/059934

申请日：2011-04-22

Applicant: 国立大学法人東北大学 ,  宇部興産株式会社 ,  宇部日東化成株式会社 ,  大見 忠弘 ,  綿貫 耕平 ,  真鍋 信之 ,  鈴木 宏和

Inventor： 大見　忠弘 ,  綿貫　耕平 ,  真鍋　信之 ,  鈴木　宏和

IPC: H01L21/76 ,  H01L27/08

CPC classification number: H01L21/76229 ,  H01L21/02126 ,  H01L21/02164 ,  H01L21/02282 ,  H01L21/02337 ,  H01L21/823878

Abstract: 　素子分離領域を備えた半導体装置の製造方法は、半導体基板に前記素子分離領域を形成するためのシャロートレンチを形成する工程と、前記シャロートレンチを含む前記半導体基板上に、塗布液を塗布する工程と、前記塗布された塗布膜を素子分離用絶縁物に改質する工程とを含む。前記塗布液は、一般式（（ＣＨ ３ ） n ＳｉＯ ２－ｎ／２ ） ｘ （ＳｉＯ ２ ） １－ｘ （但し、ｎ＝１乃至３、０≦ｘ≦１．０）で示される組成物の一種又は二種以上および溶媒を含んで構成される。前記改質する工程は、前記塗布膜を酸化性雰囲気中で、かつ１０Ｔｏｒｒ乃至２００Ｔｏｒｒの減圧下で、熱処理することによってＳｉＯ ２ 膜に改質する工程を有する。改質工程では、粒状化及び／又はボイドの発生のないＳｉＯ ２ 膜に改質する。

Abstract translation: 公开了一种用于制造包括元件隔离区域的半导体器件的方法，其包括：其中半导体衬底设置有用于形成元件隔离区域的浅沟槽的步骤; 其中将涂布液施加在包括所述sallow沟槽的所述半导体衬底上的步骤; 以及其中将如此涂覆的涂膜改性成用于元件隔离的绝缘材料的步骤。 涂布液含有一种或多种由以下通式表示的组合物：（（CH 3）n SiO 2 -n / 2）x（SiO 2）1-x（其中n = 1-3和0 = x = 1.0） 。 上述改性步骤具有在10-200乇的减压下在氧化气氛中对涂膜进行热处理的工序，由此被改性为SiO 2膜。 在改性步骤中，将涂膜改性成不造粒和/或形成空隙的SiO 2膜。

公开(公告)号：WO2011135945A1

公开(公告)日：2011-11-03

申请号：PCT/JP2011/056421

申请日：2011-03-17

Applicant: シャープ株式会社 ,  堀田 和重

Inventor： 堀田　和重

IPC: H01L29/786 ,  H01L21/8238 ,  H01L27/08 ,  H01L27/092

CPC classification number: H01L27/092 ,  H01L21/8238 ,  H01L27/1214 ,  H01L27/1222 ,  H01L27/127 ,  H01L29/78696

Abstract: 　本発明は、多種の用途に対応可能な複数のＴＦＴが形成された半導体装置を製造効率よく提供することを目的とし、本発明による半導体装置（１００）は、それぞれが多結晶シリコンからなるチャネル領域を有する第１Ｐ型ＴＦＴ（１０ａ）、第２Ｐ型ＴＦＴ（１０ｂ）、第１Ｎ型ＴＦＴ（１０ｃ）、及び第２Ｎ型ＴＦＴ（１０ｄ）を備え、ＴＦＴ（１０ａ～１０ｄ）のチャネル領域におけるｐ型不純物の濃度をそれぞれｄ１、ｄ２、ｄ３、及びｄ４とした場合、ｄ１、ｄ２、ｄ３、及びｄ４のうちの少なくとも３つの値が互いに異なり、ｄ１、ｄ２、ｄ３、及びｄ４が、ｄ１＜ｄ２、且つｄ３＜ｄ４の関係を満たす。

Abstract translation: 为了有效地制造可以应用于各种用途的多个TFT的半导体器件，公开了一种半导体器件（100），其配备有第一P型TFT（10a）， 第二P型TFT（10b），第一N型TFT（10c）和第二N型TFT（10d），其各自包括多晶硅。 当d1，d2，d3和d4表示TFT（10a〜10d）的各个沟道区域中的p型杂质的浓度时，d1，d2，d3和d4中的至少三个值彼此不同 ，d1，d2，d3和d4满足关系d1

公开(公告)号：WO2011129037A1

公开(公告)日：2011-10-20

申请号：PCT/JP2011/000103

申请日：2011-01-12

Applicant: シャープ株式会社 ,  宮本忠芳

Inventor： 宮本忠芳

IPC: H01L29/786 ,  G02F1/1368 ,  H01L21/8238 ,  H01L27/08 ,  H01L27/092

CPC classification number: H01L27/1214 ,  H01L27/1225

Abstract: 　アクティブマトリクス基板（２０ａ）は、絶縁基板（１０ａ）と、絶縁基板（１０ａ）上に設けられ、第１のチャネル領域（Ｃａ）を有する第１の酸化物半導体層（１３ａ）を備える第１の薄膜トランジスタ（５ａ）と、絶縁基板（１０ａ）上に設けられ、第２のチャネル領域（Ｃｂ）を有する第２の酸化物半導体層（１３ｂ）を備える第２の薄膜トランジスタ（５ｂ）と、第１の酸化物半導体層（１３ａ）及び第２の酸化物半導体層（１３ｂ）を覆う層間絶縁膜（１７）とを備える。そして、第２の酸化物半導体層（１３ｂ）と層間絶縁膜（１７）との間であって、第２の酸化物半導体層（１３ｂ）の第２のチャネル領域（Ｃｂ）に、層間絶縁膜（１７）と異なる材料により形成されたチャネル保護膜（２５）が設けられている。

Abstract translation: 公开了一种有源矩阵基板（20a），其包括：绝缘基板（10a）; 第一薄膜晶体管（5a），其形成在所述绝缘基板（10a）上并且包括具有第一沟道区域（Ca）的第一氧化物半导体层（13a）; 第二薄膜晶体管（5b），其形成在所述绝缘基板（10a）上并且包括具有第二沟道区域（Cb）的第二氧化物半导体层（13b）; 和覆盖第一氧化物半导体层（13a）和第二氧化物半导体层（13b）的层间绝缘膜（17）。 在第二沟道区域中的第二氧化物半导体层（13b）和层间绝缘膜（17）之间设置由不同于层间绝缘膜（17）的材料形成的沟道保护膜（25） （Cb）的第二氧化物半导体层（13b）。

公开(公告)号：WO2011111754A1

公开(公告)日：2011-09-15

申请号：PCT/JP2011/055546

申请日：2011-03-09

Applicant: 大学共同利用機関法人 高エネルギー加速器研究機構 ,  OKIセミコンダクタ株式会社 ,  新井 康夫 ,  沖原 将生 ,  葛西 大樹

Inventor： 新井　康夫 ,  沖原　将生 ,  葛西　大樹

IPC: H01L27/08 ,  G01T1/24 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/786

CPC classification number: H01L27/14658 ,  H01L21/225 ,  H01L21/2652 ,  H01L21/84 ,  H01L27/0629 ,  H01L27/1203 ,  H01L27/1207 ,  H01L27/1443 ,  H01L27/1461 ,  H01L27/14612 ,  H01L29/66477 ,  H01L29/78648 ,  H01L29/8611

Abstract: 同一の基板上にダイオードとトランジスタとを混在させた半導体装置において、トランジスタのゲート電極による制御と無関係に発生するリーク電流を抑制することができる半導体装置、及び半導体装置の製造方法を提供する。高抵抗Ｎ型基板で形成されたＮ型半導体層中にＰ型ウェル拡散層及びＰ型取り出し電極領域を形成し、電極によりグランド電位に固定する。Ｐ型ウェル拡散層側に広がる空乏層が、埋め込み酸化膜との界面まで到達しないため、Ｐ型ウェル拡散層の表面付近の電位はグランド電位に保たれる。Ｎ型半導体層の裏面及びカソード電極に電源電圧から電圧を印加した場合、Ｐ型半導体層に形成したＭＯＳ型トランジスタの埋め込み酸化膜側のチャネル領域が動作しないため、ゲート電極による制御に無関係なリーク電流の発生を抑制することができる。

Abstract translation: 公开了一种半导体器件，其中二极管和晶体管共存在同一衬底上，并且其中产生与由晶体管的栅电极执行的控制无关的漏电流被抑制，并且还提供了制造半导体的方法 设备。 在由高电阻N型衬底形成的N型半导体层中形成P型阱扩散层和P型引出电极区域，并通过电极固定为接地电位。 P型阱扩散层表面附近的电位保持在接地电位，因为向P型阱扩散层扩散的耗尽层不会与嵌入的氧化膜到达边界面。 当从电源电压向N型半导体层和阴极的背面施加电压时，由于嵌入的沟道区域可以抑制与由栅电极执行的控制无关的漏电流的产生 形成在P型半导体层中的MOS型晶体管的氧化膜侧不起作用。