公开(公告)号：WO2013011548A1

公开(公告)日：2013-01-24

申请号：PCT/JP2011/066262

申请日：2011-07-15

Applicant: 富士電機株式会社 ,  脇本 博樹 ,  荻野 正明

Inventor： 脇本　博樹 ,  荻野　正明

IPC: H01L21/336 ,  H01L21/02 ,  H01L21/76 ,  H01L29/06 ,  H01L29/739 ,  H01L29/78

CPC classification number: H01L29/66325 ,  H01L21/3083 ,  H01L21/761 ,  H01L21/78 ,  H01L29/0619 ,  H01L29/0646 ,  H01L29/0661 ,  H01L29/66333

Abstract: 　ウエハ（１０）の第１主面に、逆阻止型ＩＧＢＴのおもて面素子構造、耐圧構造部のおもて面素子構造、分離構造部のｐ型分離領域を形成する。逆阻止型ＩＧＢＴのおもて面素子構造および耐圧構造部のおもて面素子構造は、ウエハ（１０）の素子形成領域（１）に形成される。分離構造部のｐ型分離領域は、素子形成領域（１）の素子端部側に耐圧構造部を囲むように形成される。つぎに、ウエハ（１０）の第２主面側からウエハ（１０）を薄板化した後、ウエハ（１０）の第２主面にｐ型分離領域に達する溝（３）を形成する。このとき、溝（３）の長手方向の端部がウエハ（１０）の外周端部（２－１ａ，２－２ａ，２－１ｂ，２－２ｂ）に達しないように当該溝（３）を形成する。つぎに、ウエハ（１０）の第２主面にｐ型コレクタ層を形成するとともに、溝（３）の側壁にｐ型コレクタ層およびｐ型分離領域に接するｐ型層を形成することで逆阻止型ＩＧＢＴが完成する。

Abstract translation: 在晶片（10）的第一主表面上形成反向阻断IGBT的前表面元件结构，耐电压结构的前表面元件结构和隔离结构的p型隔离区。 反向阻断IGBT的前表面元件结构和耐电压结构的前表面元件结构形成在晶片（10）上的元件形成区域（1）中。 隔离结构的p型隔离区域以围绕元件形成区域（1）的元件端部侧的耐电压结构的方式形成。 接下来，在晶片（10）从晶片（10）的第二主表面侧的厚度减小之后，在晶片（10）的第二主表面上形成到达p型隔离区域的凹槽（3）。 在该过程中，槽（3）形成为使得槽（3）的纵向端部未到达外周端部（2-1a，2-2a，2-1b，2-2b） 的晶片（10）。 接着，在晶片（10）的第二主面上形成有p型集电体层，与p型集电极层和p型隔离区域接触的p型层也形成在 沟槽（3）的侧壁和反向阻断IGBT由此完成。

公开(公告)号：WO2012169022A1

公开(公告)日：2012-12-13

申请号：PCT/JP2011/063137

申请日：2011-06-08

Applicant: トヨタ自動車株式会社 ,  添野 明高

Inventor： 添野　明高

IPC: H01L21/336 ,  H01L21/20 ,  H01L21/322 ,  H01L27/04 ,  H01L29/739 ,  H01L29/78

CPC classification number: H01L29/7395 ,  H01L29/0834 ,  H01L29/32 ,  H01L29/66333 ,  H01L29/66348 ,  H01L29/7397

Abstract: 　本明細書が開示する半導体装置は、半導体基板に形成された第１導電型のドリフト層と、ドリフト層の表面側に位置し、半導体基板の表面に形成された第２導電型のボディ層と、を有している。ドリフト層は、ライフタイム制御領域を有しており、ライフタイム制御領域は、半導体基板の深さ方向に変化するドリフト層の結晶欠陥密度の極大値をｈとした場合に、結晶欠陥密度がｈ／２以上である。ライフタイム制御領域は、第１抵抗層と、第１抵抗層よりも比抵抗が低い第２抵抗層とを含む第１導電型のプレドリフト層に荷電粒子を照射することによって形成され、ライフタイム制御領域の少なくとも一部は、第２抵抗層の範囲内に形成される。

Abstract translation: 所公开的半导体器件具有：形成在半导体衬底上的第一导电类型的漂移层; 以及形成在半导体衬底的表面上并位于漂移层的表面侧的第二导电类型的体层。 漂移层具有寿命控制区域，寿命控制区域具有h / 2或更大的晶体缺陷密度，其中h是漂移层中晶体缺陷密度的最大值，其在半导体的厚度方向上变化 基质。 寿命控制区域是通过对包括第一电阻层的第一导电类型的预漂移层和比第一电阻层低的电阻率的第二电阻层的带电粒子轰击形成的。 寿命控制区域至少部分地形成在第二电阻层的范围内。

公开(公告)号：WO2012051133A3

公开(公告)日：2012-07-19

申请号：PCT/US2011055671

申请日：2011-10-11

Applicant: IO SEMICONDUCTOR INC ,  MOLIN STUART B ,  STUBER MICHAEL A

Inventor： MOLIN STUART B ,  STUBER MICHAEL A

IPC: H01L29/78 ,  H01L21/336 ,  H01L23/48

CPC classification number: H01L27/1203 ,  H01L21/6835 ,  H01L21/823487 ,  H01L21/84 ,  H01L23/481 ,  H01L24/11 ,  H01L24/13 ,  H01L24/14 ,  H01L24/94 ,  H01L27/0823 ,  H01L27/088 ,  H01L29/0649 ,  H01L29/0657 ,  H01L29/41741 ,  H01L29/66272 ,  H01L29/66333 ,  H01L29/66363 ,  H01L29/66712 ,  H01L29/66734 ,  H01L29/73 ,  H01L29/732 ,  H01L29/7395 ,  H01L29/744 ,  H01L29/7802 ,  H01L29/7812 ,  H01L29/7813 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2224/03002 ,  H01L2224/0401 ,  H01L2224/11002 ,  H01L2224/13022 ,  H01L2224/131 ,  H01L2224/13147 ,  H01L2224/1403 ,  H01L2224/94 ,  H01L2924/10253 ,  H01L2924/12042 ,  H01L2924/1305 ,  H01L2924/13055 ,  H01L2924/13091 ,  H01L2924/14 ,  H01L2924/014 ,  H01L2224/11 ,  H01L2924/00

Abstract: A vertical semiconductor device (e.g. a vertical power device, an IGBT device, a vertical bipolar transistor, a UMOS device or a GTO thyristor) is formed with an active semiconductor region, within which a plurality of semiconductor structures have been fabricated to form an active device, and below which at least a portion of a substrate material has been removed to isolate the active device, to expose at least one of the semiconductor structures for bottom side electrical connection and to enhance thermal dissipation. At least one of the semiconductor structures is preferably contacted by an electrode at the bottom side of the active semiconductor region.

Abstract translation: 垂直半导体器件（例如垂直功率器件，IGBT器件，垂直双极晶体管，UMOS器件或GTO晶闸管）形成有有源半导体区域，其中已经制造了多个半导体结构以形成活性 器件，并且在其下方已经去除了衬底材料的至少一部分以隔离有源器件，以暴露用于底侧电连接的半导体结构中的至少一个并且增强散热。 半导体结构中的至少一个优选地与有源半导体区域的底侧的电极接触。

公开(公告)号：WO2011104850A1

公开(公告)日：2011-09-01

申请号：PCT/JP2010/052990

申请日：2010-02-25

Applicant: ルネサスエレクトロニクス株式会社 ,  岸本 大輔 ,  中沢 芳人 ,  細谷 哲央

Inventor： 岸本　大輔 ,  中沢　芳人 ,  細谷　哲央

IPC: H01L29/739 ,  H01L21/336 ,  H01L29/12 ,  H01L29/78 ,  H01L29/786

CPC classification number: H01L29/7395 ,  H01L24/05 ,  H01L29/0653 ,  H01L29/0696 ,  H01L29/402 ,  H01L29/66333 ,  H01L2224/04042 ,  H01L2224/45144 ,  H01L2224/48463 ,  H01L2224/73265 ,  H01L2924/13055 ,  H01L2924/14 ,  H01L2924/00

Abstract: 　ＩＧＢＴの特性、特に、定常損失、ターンオフ時間およびターンオフ損失を低減するため、ベース層（２）、開口部（５）を備えた埋め込み絶縁膜（３）、開口部（５）下でベース層（２）と接続する表面半導体層（４）、表面半導体層に形成されたｐ型チャネル形成層（７）、ｎ ＋ 型ソース層（８）、ｐ ＋ 型エミッタ層（９）、表面半導体層（４）上にゲート絶縁膜（１０）を介して形成されたゲート電極（１１）、ｎ ＋ 型バッファ層（１８）およびｐ型コレクタ層（１９）等を有するＩＧＢＴにおいて、表面半導体層（４）の厚さを２０ｎｍ～１００ｎｍ程度とする。

Abstract translation: 为了提高IGBT特性，特别是为了降低稳定损耗，关断时间和关断损耗，IGBT具有基极层（2），具有开口部（5）的埋入绝缘膜（3） ，在所述开口部（5）的下方与所述基底层（2）连接的表面半导体层（4），形成在所述表面半导体层中的p型沟道形成层（7），n +型 源极层（8），p +型发射极层（9），在其上具有栅极绝缘膜（10）的表面半导体层（4）上形成的栅电极（11），n +型缓冲层 18），p型集电体层（19）等，其中表面半导体层（4）的厚度为约20nm至100nm。

公开(公告)号：WO2007116420A1

公开(公告)日：2007-10-18

申请号：PCT/IT2006/000244

申请日：2006-04-11

Applicant: STMICROELECTRONICS S.R.L. ,  LORENTI, Simona ,  CAMALLERI, Cateno Marco ,  SAGGIO, Mario, Giuseppe ,  FRISINA, Ferruccio

Inventor： LORENTI, Simona ,  CAMALLERI, Cateno Marco ,  SAGGIO, Mario, Giuseppe ,  FRISINA, Ferruccio

IPC: H01L29/06 ,  H01L29/78 ,  H01L21/336 ,  H01L21/20 ,  H01L21/205 ,  H01L21/324 ,  H01L21/3065 ,  H01L21/306 ,  H01L29/10 ,  H01L29/739 ,  H01L29/732

CPC classification number: H01L21/3247 ,  H01L21/02057 ,  H01L21/02381 ,  H01L21/02532 ,  H01L21/02579 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/3065 ,  H01L21/324 ,  H01L27/088 ,  H01L29/045 ,  H01L29/0634 ,  H01L29/1095 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/73 ,  H01L29/7395 ,  H01L29/7802 ,  H01L29/8611 ,  H01L29/872

Abstract: Process for manufacturing a semiconductor power device, wherein a trench (8) is formed in a semiconductor body (2) having a first conductivity type; the trench is annealed for shaping purpose (8a) ; and the trench (8a) is filled with semiconductor material via epitaxial growth so as to obtain a first column (9) having a second conductivity type. The epitaxial growth is performed by supplying a gas containing silicon and a gas containing dopant ions of the second conductivity type in presence of a halogenide gas and occurs with uniform distribution of the dopant ions. The flow of the gas containing dopant ions is varied according to a linear ramp during the epitaxial growth; in particular, in the case of selective growth of the semiconductor material in the presence of a hard mask, the flow decreases; in the case of non-selective growth, in the absence of hard mask, the flow increases .

Abstract translation: 一种制造半导体功率器件的方法，其中在具有第一导电类型的半导体本体（2）中形成沟槽（8） 沟槽退火成型目的（8a）; 并且沟槽（8a）通过外延生长填充半导体材料，从而获得具有第二导电类型的第一列（9）。 外延生长通过在卤化物气体的存在下供给包含硅和含有第二导电类型的掺杂剂离子的气体进行，并且以掺杂剂离子的均匀分布发生。 含气体掺杂剂离子的流动在外延生长期间根据线性斜坡而变化; 特别是在硬掩模存在下选择性地生长半导体材料的情况下，流量减少; 在非选择性生长的情况下，在没有硬掩模的情况下，流动增加。

公开(公告)号：WO2006124174A3

公开(公告)日：2007-04-05

申请号：PCT/US2006014376

申请日：2006-04-18

Applicant: CREE INC ,  RYU SEI-HYUNG ,  JENNY JASON R ,  DAS MRINAL K ,  HOBGOOD HUDSON MCDONALD ,  AGARWAL ANANT K ,  PALMOUR JOHN W

Inventor： RYU SEI-HYUNG ,  JENNY JASON R ,  DAS MRINAL K ,  HOBGOOD HUDSON MCDONALD ,  AGARWAL ANANT K ,  PALMOUR JOHN W

IPC: H01L29/739 ,  H01L21/04 ,  H01L29/06 ,  H01L29/24

CPC classification number: H01L29/7395 ,  H01L29/1608 ,  H01L29/66068 ,  H01L29/66333

Abstract: Silicon carbide high voltage semiconductor devices and methods of fabricating such devices are provided. The devices include a voltage blocking substrate. Insulated gate bipolar transistors are provided that have a voltage blocking substrate. Planar and beveled edge termination may be provided.

Abstract translation: 提供了碳化硅高压半导体器件及其制造方法。 这些器件包括电压阻挡衬底。 提供具有电压阻挡衬底的绝缘栅双极晶体管。 可以提供平面和斜边缘终止。

公开(公告)号：WO03038860A8

公开(公告)日：2004-05-06

申请号：PCT/US0233950

申请日：2002-10-23

Applicant: FAIRCHILD SEMICONDUCTOR

Inventor： YEDINAK JOSEPH A ,  GLADISH JON ,  SHEKHAWAT SAMPAT ,  DOLNY GARY M ,  SHENOY PRAVEEN MURALEEDHARAN ,  LANGE DOUGLAS J ,  RINEHIMER MARK L

IPC: H01L29/78 ,  H01L29/10 ,  H01L29/423 ,  H01L29/739 ,  H01L21/332 ,  H01L23/48

CPC classification number: H01L29/4232 ,  H01L29/1095 ,  H01L29/66333 ,  H01L29/7395

Abstract: A quick punch-through integrated gate bipolar transistor (IGBT) includes a drift region and a gate. The drift region has a drift region dopant concentration and a drift region thickness. The gate has a gate capacitance. The drift region dopant concentration, drift region thickness and gate capacitance are adjusted dependent at least in part upon the PNP gain of the IGBT to maintain the potential difference between the gate and emitter at a level greater than the IGBT threshold voltage when the collector voltage reaches the bus voltage. This insures that the hole carrier concentration remains approximately equal to or greater than the drift region dopant concentration when the depletion layer punches through to the buffer region during the turn-off delay. Thus, the collector voltage overshoot and the rate of change of voltage and current are controlled, and electromagnetic interference is reduced, during turn off.

Abstract translation: 快速穿透式集成栅双极晶体管（IGBT）包括漂移区和栅极。 漂移区具有漂移区掺杂浓度和漂移区厚度。 栅极具有栅极电容。 调整漂移区掺杂浓度，漂移区厚度和栅极电容至少部分依赖于IGBT的PNP增益，以在集电极电压达到时将栅极和发射极之间的电位差保持在大于IGBT阈值电压的水平 总线电压。 这确保当在关断延迟期间耗尽层冲击到缓冲区域时，空穴载流子浓度保持近似等于或大于漂移区掺杂剂浓度。 因此，控制集电极电压过冲和电压和电流的变化率，并且在关断期间电磁干扰降低。

公开(公告)号：WO2003058684A2

公开(公告)日：2003-07-17

申请号：PCT/US2002/041809

申请日：2002-12-30

Applicant: GENERAL SEMICONDUCTOR, INC.

Inventor： BLANCHARD, Richard, A.

IPC: H01L

CPC classification number: H01L29/7802 ,  H01L21/2257 ,  H01L29/0634 ,  H01L29/0649 ,  H01L29/1095 ,  H01L29/66333 ,  H01L29/66712 ,  H01L29/7395

Abstract: A method is provided for forming a power semiconductor device. The method begins by providing a substrate of a first or second conductivity type and then forming a voltage sustaining region on the substrate. The voltage sustaining region is formed by depositing an epitaxial layer of a first conductivity type on the substrate and forming at least one trench in the epitaxial layer. A first layer of polysilicon having a second dopant of the second conductivity type is deposited in the trench. The second dopant is diffused to form a doped epitaxial region adjacent to the trench and in the epitaxial layer. A second layer of polysilicon having a first dopant of the first conductivity type is subsequently deposited in the trench. The first and second dopants respectively located in the second and first layers of polysilicon are interdiffused to achieve electrical compensation in the first and second layers of polysilicon. Finally, at least one region of the second conductivity type is formed over the voltage sustaining region to define a junction therebetween.

Abstract translation: 提供了形成功率半导体器件的方法。 该方法开始于提供第一或第二导电类型的衬底，然后在衬底上形成电压维持区域。 通过在衬底上沉积第一导电类型的外延层并在外延层中形成至少一个沟槽来形成电压维持区。 具有第二导电类型的第二掺杂剂的第一多晶硅层沉积在沟槽中。 第二掺杂剂被扩散以形成与沟槽和外延层相邻的掺杂外延区域。 随后将具有第一导电类型的第一掺杂剂的第二层多晶硅沉积在沟槽中。 分别位于第二和第一多晶硅层中的第一和第二掺杂剂是相互扩散的，以在多晶硅的第一和第二层中实现电补偿。 最后，在电压维持区域上形成第二导电类型的至少一个区域以限定它们之间的接合。

公开(公告)号：WO2003038860A2

公开(公告)日：2003-05-08

申请号：PCT/US2002/033950

申请日：2002-10-23

Applicant: FAIRCHILD SEMICONDUCTOR CORPORATION

Inventor： YEDINAK, Joseph, A. ,  GLADISH, Jon ,  SHEKHAWAT, Sampat ,  DOLNY, Gary, M. ,  SHENOY, Praveen, Muraleedharan ,  LANGE, Douglas, J. ,  RINEHIMER, Mark, L.

IPC: H01L

CPC classification number: H01L29/4232 ,  H01L29/1095 ,  H01L29/66333 ,  H01L29/7395

Abstract: A quick punch-through integrated gate bipolar transistor (IGBT) includes a drift region and a gate. The drift region has a drift region dopant concentration and a drift region thickness. The gate has a gate capacitance. The drift region dopant concentration, drift region thickness and gate capacitance are adjusted dependent at least in part upon the PNP gain of the IGBT to maintain the potential difference between the gate and emitter at a level greater than the IGBT threshold voltage when the collector voltage reaches the bus voltage. This insures that the hole carrier concentration remains approximately equal to or greater than the drift region dopant concentration when the depletion layer punches through to the buffer region during the turn-off delay. Thus, the collector voltage overshoot and the rate of change of voltage and current are controlled, and electromagnetic interference is reduced, during turn off.

Abstract translation: 快速穿透式集成栅双极晶体管（IGBT）包括漂移区和栅极。 漂移区具有漂移区掺杂浓度和漂移区厚度。 栅极具有栅极电容。 调整漂移区掺杂浓度，漂移区厚度和栅极电容至少部分依赖于IGBT的PNP增益，以在集电极电压达到时将栅极和发射极之间的电位差保持在大于IGBT阈值电压的水平 总线电压。 这确保当在关断延迟期间耗尽层冲击到缓冲区域时，空穴载流子浓度保持近似等于或大于漂移区掺杂剂浓度。 因此，控制集电极电压过冲和电压和电流的变化率，并且在关断期间电磁干扰降低。

公开(公告)号：WO0075966A3

公开(公告)日：2001-12-20

申请号：PCT/US0015808

申请日：2000-06-08

Applicant: INT RECTIFIER CORP

Inventor： QU ZHIJUN ,  WAGERS KENNETH

IPC: H01L21/331 ,  H01L29/08 ,  H01L29/78 ,  H01L29/76

CPC classification number: H01L29/66333 ,  H01L29/0878 ,  H01L29/7802

Abstract: The epitaxial silicon junction receiving layer of a power semiconductor device is formed of upper and lower layers. The lower layer has a resistivity of more than that of the upper layer and a thickness of more than that of the upper layer. The total thickness of the two layers is less than that of a single epitaxial layer that would be used for the same blocking voltage. P-N junctions are formed in the upper layer to define a vertical conduction power MOSFET device. The on-resistance is reduced more than 10 % without any blocking voltage reduce. The upper epitaxial layer can be either by direct second layer deposition or by ion implantation of a uniform epitaxial layer followed by a driving process.

Abstract translation: 功率半导体器件的外延硅结接收层由上层和下层形成。 下层的电阻率大于上层的电阻率，其厚度大于上层的电阻率。 两层的总厚度小于将用于相同阻挡电压的单个外延层的总厚度。 在上层形成P-N结以限定垂直导通功率MOSFET器件。 导通电阻降低10％以上，无阻塞电压降低。 上部外延层可以通过直接的第二层沉积或通过均匀外延层的离子注入，随后进行驱动过程。