公开(公告)号：WO2010053827A1

公开(公告)日：2010-05-14

申请号：PCT/US2009/062510

申请日：2009-10-29

Applicant: DIALOGIC CORPORATION ,  FRASCO, Gary, D.

Inventor： FRASCO, Gary, D.

IPC: H01R12/06

CPC classification number: H01R12/52 ,  H05K1/023 ,  H05K1/0231 ,  H05K1/0233 ,  H05K1/0246 ,  H05K1/141 ,  H05K1/181 ,  H05K1/184 ,  H05K3/4046 ,  H05K2201/10022 ,  H05K2201/10037 ,  H05K2201/10174 ,  H05K2201/10181 ,  H05K2201/10265 ,  H05K2201/10378 ,  H05K2201/10734 ,  Y02P70/611

Abstract: An interconnect device is provided with a body through which a plurality of wells has been defined. At least one component having two terminals is provided in one or more of the wells. The component is sealed in its respective well such that the two terminals are accessible on opposite sides of the body. The body corresponds to a Ball Grid Array (BGA) device and is positioned between a BGA device and a printed circuit board (PCB). The component in the well is then inline with a solder ball on the BGA device and a corresponding pad on the PCB. Providing the component in the well frees up surface area on the PCB and also allows for positioning the component closer to a source of a signal. A component in the well is a discrete component having two terminals that may be solderable or made from a conductive pliable material. The terminals may be spring-mounted on the component.

Abstract translation: 互连装置设置有已经定义了多个井的主体。 在一个或多个井中提供具有两个端子的至少一个部件。 该部件密封在其各自的井中，使得两个端子可在主体的相对侧上接近。 主体对应于球栅阵列（BGA）器件，并位于BGA器件和印刷电路板（PCB）之间。 然后，井中的组件与BGA设备上的焊球和PCB上的相应焊盘成直线。 提供井中的组件释放PCB上的表面积，并且还允许将组件定位成更靠近信号源。 井中的部件是具有两个端子的分立部件，该端子可以是可焊接的或由导电柔性材料制成。 端子可以弹簧安装在部件上。

公开(公告)号：WO2009083890A1

公开(公告)日：2009-07-09

申请号：PCT/IB2008/055485

申请日：2008-12-22

Applicant: NXP B.V. ,  BERGVELD, Hendrik Johannes ,  WEEKAMP, Johannes Wilhelmus ,  GRUNSVEN, Eric Cornelis Egbertus Van

Inventor： BERGVELD, Hendrik Johannes ,  WEEKAMP, Johannes Wilhelmus ,  GRUNSVEN, Eric Cornelis Egbertus Van

IPC: H05K1/02 ,  H05K1/14

CPC classification number: H05K1/023 ,  H05K1/0231 ,  H05K1/0233 ,  H05K1/145 ,  H05K2201/0999 ,  H05K2201/1003 ,  H05K2201/10515 ,  H05K2201/1053 ,  H05K2201/10636 ,  H05K2201/10727 ,  Y02P70/611

Abstract: A method and apparatus relating to chip-scale packaging is provided. According to an embodiment of the invention electrical solder bump interconnection between an integrated circuit package and a substrate is replaced by the placement and attachment of discrete SMD components between pads on the integrated circuit and substrate. Said substrate being for example a low-temperature co-fired ceramic such as alumina or a PCB such as FR4. Accordingly discrete SMD capacitors, inductors etc can be packaged with the system design goals of minimizing board real-estate, enhancing performance, and cost addressed in a novel manner without requiring substantial development of new processes by manufacturers. The embodiments of the invention minimizing the parasitic series impedance of decoupling capacitor connections for example whilst allowing a small-form-factor System-in-Package to be realized.

Abstract translation: 提供了与芯片级封装相关的方法和装置。 根据本发明的实施例，集成电路封装和衬底之间的电焊料凸块互连由集成电路和衬底上的衬垫之间的离散SMD组件的放置和附接所代替。 所述基材例如是低温共烧陶瓷如氧化铝或PCB如FR4。 因此，分立式SMD电容器，电感器等可以将系统设计目标最小化，从而最大限度地减少电路板的不动产，提高性能，并以新颖的方式解决成本，而无需制造商大量开发新工艺。 本发明的实施例使去耦电容器连接的寄生串联阻抗最小化，例如同时允许实现小尺寸系统级封装。

公开(公告)号：WO2007075314A1

公开(公告)日：2007-07-05

申请号：PCT/US2006/047145

申请日：2006-12-07

Applicant: INTEL CORPORATION ,  CAI, Xingjian ,  GAO, Xiao-Ming ,  CHEN, Qing-lun

Inventor： CAI, Xingjian ,  GAO, Xiao-Ming ,  CHEN, Qing-lun

IPC: H05K1/02 ,  H05K1/14

CPC classification number: H05K7/1458 ,  H05K1/0215 ,  H05K1/023 ,  H05K1/0231 ,  H05K1/0233 ,  H05K1/025 ,  H05K1/14 ,  H05K3/429 ,  H05K2201/044 ,  H05K2201/0792 ,  H05K2201/10022 ,  H05K2201/1003 ,  H05K2201/10196

Abstract: An apparatus comprising a printed circuit board having a front side and a back side, and having therein a plurality of conductive layers, each conductive layer including one or more signal channels; a stub extending from the front side to the back side, the stub being electrically coupled to at least one signal channel; and an impedance matching terminal electrically coupled to the stub and to a ground. A process comprising providing a printed circuit board including a front side and a back side, and having therein a plurality of conductive layers, each conductive layer including one or more signal channels, and a stub extending from the front side to the back side, the stub being electrically coupled to at least one signal channel and being designed to receive a signal from a component attached to the printed circuit board; and coupling an impedance matching terminal to the stub and to a ground.

Abstract translation: 一种装置，包括具有前侧和后侧的印刷电路板，并且其中具有多个导电层，每个导电层包括一个或多个信号通道; 从前侧延伸到后侧的短截线，短截线电耦合到至少一个信号通道; 以及电阻耦合到短截线和接地的阻抗匹配端子。 一种包括提供包括前侧和后侧的印刷电路板的工艺，其中包括多个导电层，每个导电层包括一个或多个信号通道，以及从前侧向后侧延伸的短截线 短截线被电耦合到至少一个信号通道并且被设计成从附接到印刷电路板的部件接收信号; 并将阻抗匹配端子耦合到短截线和接地。

公开(公告)号：WO2006030562A1

公开(公告)日：2006-03-23

申请号：PCT/JP2005/009853

申请日：2005-05-30

Applicant: 株式会社 村田製作所 ,  和田 龍一郎 ,  池田 哲也

Inventor： 和田 龍一郎 ,  池田 哲也

IPC: H05K3/46

CPC classification number: H05K1/186 ,  H05K1/023 ,  H05K1/0306 ,  H05K1/0313 ,  H05K1/183 ,  H05K3/4614 ,  H05K3/4629 ,  H05K2201/0379 ,  H05K2201/091 ,  H05K2201/10636 ,  Y02P70/611 ,  Y10T29/49126 ,  Y10T29/4913 ,  Y10T29/49155

Abstract: 　従来の多層セラミック基板の場合には、内蔵される各電子部品と予め多層基板に形成されている配線導体とが、製造段階で電子部品の上部または下部のいずれか片側で接続されるため、積層時の積みズレや焼成時の収縮挙動の差異により接続信頼性の低下を生じる。 　本発明のチップ型電子部品内蔵型多層基板１０は、複数の誘電体層１１Ａが積層され且つ内部導体パターン１２を有する多層基板１１と、上下の誘電体層１１Ａの界面に設けられ且つ外部端子電極１３Ａを有するチップ型電子部品１３と、を含み、外部端子電極１３Ａは、上下の誘電体層１１Ａの界面から下方向へチップ型電子部品１３に沿って延びる第１接続導体１４Ａと、上下の誘電体層１１Ａの界面から上方へチップ型電子部品１３に沿って延びる第２接続導体１４Ｂとを介して、界面に設けられた面内導体１２Ａに接続されている。

Abstract translation: 在常规多层陶瓷板的情况下，预先形成在多层板中的电子部件和布线导体在生产阶段仅在电子部件的上部或下部的一侧连接，从而连接可靠性 由于在重叠时的对准不良或烘烤时的收缩行为的差异而劣化。 包含芯片电子部件的多层板（10）包括通过覆盖多个电介质层（11A）并具有内部导体图案（12）而形成的多层板（11），以及设置在界面处的芯片电子部件（13） 在上下电介质层（11A）之间并具有外部端子电极（13A）。 外部端子电极（13A）通过从上下电介质层（11A）之间的界面沿芯片电子部件向下延伸的第一连接导体（14A）与设置在界面处的面内导体（12A）连接， （13）和沿着芯片电子部件（13）从上下电介质层（11A）之间的界面向上延伸的第二连接导体（14B）。

公开(公告)号：WO2005062414A8

公开(公告)日：2005-10-06

申请号：PCT/AU2004001823

申请日：2004-12-24

Applicant: ADELAIDE RES & INNOVATION PTY ,  HALL LEONARD THOMAS

Inventor： HALL LEONARD THOMAS

IPC: H01P1/26 ,  H05K1/02 ,  H05K1/16

CPC classification number: H01P1/268 ,  H05K1/023 ,  H05K1/0237 ,  H05K1/0246 ,  H05K1/167 ,  H05K2201/0317

Abstract: Disclosed is a method and apparatus for terminating a planar transmission line without the use of a via or an impedance transformer. The invention provides for the termination of a planar transmission line by a thin film termination segment itself terminated in an open circuit and shaped so as to effectively match the impedance of the transmission line. The invention has application to terminating a wide range of planar transmission lines and reduces the complexity and costs over prior art methods.

Abstract translation: 公开了一种用于在不使用通孔或阻抗变换器的情况下终止平面传输线的方法和设备。 本发明通过终端在开路中的薄膜终端段来终止平面传输线，并且其形状被设计成有效匹配传输线的阻抗。 本发明具有终止广泛的平面传输线路的应用，并且降低了与现有技术方法相比的复杂性和成本。

公开(公告)号：WO2005091367A1

公开(公告)日：2005-09-29

申请号：PCT/JP2004/003767

申请日：2004-03-19

Applicant: 株式会社ルネサステクノロジ ,  諏訪 元大 ,  宮木 美典 ,  林 亨 ,  佐野 亮一 ,  松井 重純 ,  成瀬 峰信 ,  佐藤 高史 ,  塩田 恒

Inventor： 諏訪 元大 ,  宮木 美典 ,  林 亨 ,  佐野 亮一 ,  松井 重純 ,  成瀬 峰信 ,  佐藤 高史 ,  塩田 恒

IPC: H01L25/10

CPC classification number: H01L23/552 ,  H01L23/49838 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/48235 ,  H01L2224/49171 ,  H01L2924/00014 ,  H01L2924/01019 ,  H01L2924/01055 ,  H01L2924/01057 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/12041 ,  H01L2924/14 ,  H01L2924/15173 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/30107 ,  H01L2924/3011 ,  H01L2924/3025 ,  H05K1/0216 ,  H05K1/023 ,  H05K1/0246 ,  H05K1/0248 ,  H05K1/0298 ,  H05K1/112 ,  H05K1/181 ,  H05K2201/09227 ,  H05K2201/09236 ,  H05K2201/09263 ,  H05K2201/093 ,  H05K2201/10022 ,  H05K2201/10159 ,  H05K2201/10522 ,  H05K2201/10689 ,  H05K2201/10734 ,  Y02P70/611 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 　電子回路は実装基板に第１の半導体装置（４）と第２の半導体装置（３）を有する。実装基板は前記第１の半導体装置の複数ビットの外部端子と前記第２の半導体装置の複数ビットの外部端子にビット対応で共通接続される複数の実装基板配線（２０１～２０４）を有する。実装基板配線は、前記第１の半導体装置の外部端子から前記第２の半導体装置の外部端子までの長さがビット毎に不等長であり、前記第２の半導体装置の外部端子から半導体チップの接続電極に至る組立て用配線（３６１～３６４）の長さがビット毎に不等長であり、このとき、前記実装基板配線の不等長は前記組立て用配線の不等長を相殺する関係を有する。これにより、第２の半導体装置の外部端子とその半導体チップの接続電極との間を等長にすることを要しない。

Abstract translation: 电子电路在安装板上具有第一和第二半导体器件（4,3）。 安装板具有以比特对应的方式共同连接到第一和第二半导体器件的位的外部端子的安装板布线（201至204）。 从第一半导体器件的外部端子到第二半导体器件的外部端子的安装板布线的长度不同，并且从第二半导体器件的外部端子到第二半导体器件的外部端子的组装布线（361至364）的长度不同 半导体芯片的连接电极与位不同。 安装板布线的不同长度取消了组装布线的不同长度。 因此，不需要从半导体器件的外部端子到半导体芯片的连接电极的长度相同。

公开(公告)号：WO2005010808A2

公开(公告)日：2005-02-03

申请号：PCT/US2004/020898

申请日：2004-06-30

Applicant: SANDISK CORPORATION ,  TAKIAR, Hem, P.

Inventor： TAKIAR, Hem, P.

IPC: G06K19/04

CPC classification number: H05K3/284 ,  G06K19/04 ,  G06K19/07732 ,  H01L24/73 ,  H01L24/97 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2224/97 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2924/19041 ,  H05K1/023 ,  H05K1/0231 ,  H05K1/117 ,  H05K2201/09845 ,  H05K2201/09972 ,  H05K2201/10159 ,  H05K2203/1316 ,  H01L2924/00012 ,  H01L2224/85 ,  H01L2224/83 ,  H01L2924/00

Abstract: A peripheral card includes a circuit board, various circuit elements on the circuit board, a set of user terminals, a set of test terminals, and an enclosure that covers a portion of the circuit board and the circuit elements. The enclosure does not cover the user terminals and test terminals. After the peripheral card is tested, the test terminals are covered with a conformal contact coating in order to prevent access to the test terminals.

Abstract translation: 外围卡包括电路板，电路板上的各种电路元件，一组用户终端，一组测试终端和覆盖电路板和电路元件的一部分的外壳。 机箱不覆盖用户终端和测试终端。 在外围卡被测试之后，测试端子被覆盖有保形接触涂层，以防止进入测试端子。

公开(公告)号：WO2004077622A1

公开(公告)日：2004-09-10

申请号：PCT/JP2004/002591

申请日：2004-02-27

Applicant: 日本圧着端子製造株式会社 ,  長谷川 美樹

Inventor： 長谷川 美樹

IPC: H01R11/01

CPC classification number: H01L21/486 ,  H01L23/49827 ,  H01L2924/0002 ,  H05K1/023 ,  H05K1/162 ,  H05K3/325 ,  H05K2201/0133 ,  H05K2201/0187 ,  H05K2201/0209 ,  H05K2201/0314 ,  H05K2201/10378 ,  H05K2203/0235 ,  H01L2924/00

Abstract: 　高集積回路基板とファインピッチの電子部品とを接続するためのエラストマコネクタとして用いることができる誘電体シートを提供する。誘電体シート（１０ｆ）は非導電性のシート状エラストマに高誘電率を有する第１の貫通領域（２２２ｃ）と導電性を有する第２の貫通領域（３３ａ）とが交互に縦横に点在して配列形成されている。第１の貫通領域（２２２ｃ）の横幅Ｗ２と縦幅Ｗ５は任意に設定でき、第２の貫通領域（３３ａ）の横幅Ｗ３と縦幅Ｗ５は任意に設定できる。誘電体シート（１０ｆ）はこれに接続される電子部品（例えば、プリント基板）の回路を補完する機能を有する。

Abstract translation: 公开了一种可用作连接高集成电路板和细间距电子部件的弹性体连接器的电介质片。 电介质片（10f）包括以具有高介电常数的第一通孔区域（222c）和以行和列交替布置的导电第二通孔区域（33a）为点的非导电片状弹性体。 可以任意确定第一贯通区域（222c）的宽度（W2）和长度（W5）。 第二通过区域（33a）的宽度（W3）和长度（W5）也可以任意确定。 电介质片（10f）具有补充与其连接的电子部件（例如印刷电路板）的电路的功能。

公开(公告)号：WO2004034759A1

公开(公告)日：2004-04-22

申请号：PCT/JP2003/012749

申请日：2003-10-06

Applicant: 大日本印刷株式会社 ,  ディー・ティー・サーキットテクノロジー株式会社 ,  今村 達郎 ,  山口 雄二 ,  篠崎 和広 ,  柴崎 聡 ,  福岡 義孝 ,  平井 浩之 ,  島田 修 ,  笹岡 賢司 ,  松村 健一

Inventor： 今村 達郎 ,  山口 雄二 ,  篠崎 和広 ,  柴崎 聡 ,  福岡 義孝 ,  平井 浩之 ,  島田 修 ,  笹岡 賢司 ,  松村 健一

IPC: H05K3/46

CPC classification number: H05K1/184 ,  H05K1/023 ,  H05K1/186 ,  H05K3/3442 ,  H05K3/4602 ,  H05K2201/10636 ,  Y02P70/611 ,  Y10T29/49126 ,  Y10T29/4913 ,  Y10T29/49146 ,  Y10T29/49147 ,  Y10T29/49155 ,  Y10T29/49165 ,  Y10T29/49789 ,  Y10T29/49798

Abstract: A wiring board incorporating components, and its producing process, in which the mounting density of components can be enhanced furthermore without sacrifice in reliability. The wiring board incorporating components comprises an electric/electronic component (33) having conductive layers (34, 35) formed in the thickness direction of the board while being buried and not to be exposed to the upper and lower surfaces of the board and a terminal buried in the board to face the buried conductive layer, members (36, 37) provided in the gap between the terminal of the buried electric/electronic component and the conductive layer and connecting the terminal with the conductive layer electrically/mechanically, and upper and lower insulating layers (11, 15) provided to adhere to the buried electric/electronic component from above and below in the thickness direction while covering the outer surface thereof except for the part being connected with the connecting.

Abstract translation: 包含组件的布线板及其制造方法，其中可以进一步增强部件的安装密度，而不牺牲可靠性。 配有组件的布线板包括电子/电子部件（33），其具有在板的厚度方向上形成的导电层（34,35），同时被埋设并且不暴露于电路板的上表面和下表面 埋在电路板中以面对埋入的导电层，设置在埋入的电气/电子部件的端子与导电层之间的间隙中的构件（36,37），并将端子与导电层电/机械地连接，以及上和 下部绝缘层（11,15），其设置成在覆盖其外表面的同时从厚度方向的上下方向附着到埋入的电子电子部件，除了与连接部分连接的部分之外。

公开(公告)号：WO2003084296A1

公开(公告)日：2003-10-09

申请号：PCT/JP2002/003126

申请日：2002-03-28

Applicant: 富士通株式会社 ,  麻生 康一郎

Inventor： 麻生 康一郎

IPC: H05K1/18

CPC classification number: H05K1/023 ,  H05K3/301 ,  H05K3/3447 ,  H05K2201/10303 ,  H05K2201/10325 ,  H05K2201/10636 ,  H05K2201/10871 ,  Y02P70/611

Abstract: A correcting method and a correcting structure for improving the transmission characteristic between circuit components mounted on a printed circuit board when it is not good. A chip part capable of correcting resistance, capacitance and inductance are prepared, and the transmission characteristic of a circuit pattern (3) is improved by exchangeably fitting the chip part between two jumper pins (10) disposed in the circuit pattern or between holders. The circuit constant can be easily and efficiently changed without using any solder, and various functions of a capacitor or a filter can be added to a circuit pattern by changing components constituting a module and combining them.

Abstract translation: 一种校正方法和校正结构，用于改善安装在印刷电路板上的电路组件之间的传输特性。 制备能够校正电阻，电容和电感的芯片部分，并且通过将芯片部分可交换地装配在布置在电路图案中的两个跨接引脚（10）或保持器之间来改善电路图案（3）的传输特性。 电路常数可以在不使用任何焊料的情况下容易且有效地改变，并且通过改变构成模块的组件并将它们组合，可以将电容器或滤波器的各种功能添加到电路图案。