公开(公告)号：WO2006050051A3

公开(公告)日：2007-04-26

申请号：PCT/US2005038847

申请日：2005-10-25

Applicant: FREESCALE SEMICONDUCTOR INC ,  CHEN JIAN ,  TURNER MICHAEL D ,  VASEK JAMES E

Inventor： CHEN JIAN ,  TURNER MICHAEL D ,  VASEK JAMES E

IPC: H01L21/336 ,  H01L21/76

CPC classification number: H01L21/76283 ,  H01L21/0274 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/045 ,  H01L29/7842

Abstract: A method for forming a portion of a semiconductor device structure (30) comprises providing a semiconductor-on-insulator substrate having a semiconductor active layer (34), an insulation layer (32), and a semiconductor substrate. A first isolation trench (40) is formed within the semiconductor active layer and a stressor material (42) is deposited on a bottom of the first trench, wherein the stressor material includes a dual-use film. A second isolation trench (44) is formed within the semiconductor active layer, wherein the second isolation trench is absent of the stressor material on a bottom of the second trench. The presence and absence of stressor material in the first and second isolation trenches, respectively, provides differential stress: (i) on one or more of N-type or P-type devices of the semiconductor device structure, (ii) for one or more of width direction or channel direction orientations, and (iii) to customize stress benefits of one or more of a or semiconductor-on-insulator substrate.

Abstract translation: 一种用于形成半导体器件结构（30）的一部分的方法包括提供具有半导体有源层（34），绝缘层（32）和半导体衬底的绝缘体上半导体衬底。 第一隔离沟槽（40）形成在半导体有源层内，并且应力源材料（42）沉积在第一沟槽的底部上，其中应力源材料包括两用膜。 第二隔离沟槽（44）形成在半导体有源层内，其中第二隔离沟槽不存在第二沟槽底部上的应力源材料。 在第一和第二隔离沟槽中分别存在和不存在应力材料提供差分应力：（i）在半导体器件结构的一个或多个N型或P型器件中，（ii）对于一个或多个 的宽度方向或沟道方向取向，以及（iii）定制绝缘体上半导体衬底中的一个或多个的应力益处。

公开(公告)号：WO2007037847A1

公开(公告)日：2007-04-05

申请号：PCT/US2006/032755

申请日：2006-08-23

Applicant: ADVANCED MICRO DEVICES, INC. ,  WIRBELEIT, Frank ,  BLACK, Linda, R. ,  PEIDOUS, Igor

Inventor： WIRBELEIT, Frank ,  BLACK, Linda, R. ,  PEIDOUS, Igor

IPC: H01L21/336 ,  H01L29/06 ,  H01L21/8238 ,  H01L29/786 ,  H01L27/12 ,  H01L21/84

CPC classification number: H01L27/1203 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L21/84 ,  H01L29/0649 ,  H01L29/1037 ,  H01L29/66636 ,  H01L29/66772 ,  H01L29/7848 ,  H01L29/7849 ,  H01L29/78654

Abstract: Methods for fabricating a stressed MOS device [30] is provided. One method comprises the steps of providing a monocrystalline semiconductor substrate [36] having a surface [32] and a channel [70] abutting the surface. A gate electrode [66] having a first edge [75] and a second edge [85] is formed overlying the monocrystalline semiconductor substrate. The substrate is anisotropically etched to form a first recess [82] aligned with the first edge [75] and a second recess [84] aligned with the second edge [85]. The substrate is further isotropically etched to form a third recess [96] in the substrate extending beneath the channel [70]. The third recess is filled with an expanding material [100] to exert an upward force [101] on the channel and the first [82] and second [84] recesses are filled with a contact material [HO]. Conductivity determining ions are implanted into the contact material [110] to form a source region [130] and a drain region [132] aligned with the first [75] and second edges [85], respectively.

Abstract translation: 提供了制造应力MOS器件的方法[30]。 一种方法包括提供具有邻接表面的表面[32]和通道（70）的单晶半导体衬底[36]的步骤。 具有第一边缘[75]和第二边缘（85）的栅极电极（66）形成在单晶半导体衬底上。 衬底被各向异性地蚀刻以形成与第一边缘[75]对准的第一凹槽[82]和与第二边缘[85]对准的第二凹部[84]。 衬底被进一步各向同性蚀刻，以在衬底下延伸到通道[70]下面的第三凹槽[96]。 填充第三凹槽，以膨胀材料[100]向通道上施加向上的力[101]，并且第一凹槽（82）和第二凹槽（84）用接触材料[HO]填充。 电导率确定离子被注入到接触材料[110]中以分别形成与第一边[75]和第二边[85]对准的源极区[130]和漏区[132]。

公开(公告)号：WO2007030368A2

公开(公告)日：2007-03-15

申请号：PCT/US2006/033859

申请日：2006-08-30

Applicant: AMBERWAVE SYSTEMS CORPORATION ,  CURRIE, Matthew, T. ,  LOCHTEFELD, Anthony, J. ,  CHENG, Zhiyuan ,  LANGDO, Thomas, A.

Inventor： CURRIE, Matthew, T. ,  LOCHTEFELD, Anthony, J. ,  CHENG, Zhiyuan ,  LANGDO, Thomas, A.

IPC: H01L21/20 ,  H01L21/762 ,  H01L21/321 ,  H01L21/8238 ,  H01L29/06 ,  H01L29/12

CPC classification number: H01L21/76254 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/165 ,  H01L29/205 ,  H01L29/267 ,  H01L29/7843

Abstract: Monolithic lattice-mismatched semiconductor heterostructures and methods for forming the same, such as by bonding patterned substrates with alternative active-area materials formed thereon to a rigid dielectric platform and then removing the highly- defective interface areas along with the underlying substrates to produce alternative active- area regions disposed over the insulator and substantially exhausted of misfit and threading dislocations.

Abstract translation: 单晶晶格不匹配的半导体异质结构及其形成方法，例如通过将形成在其上的替代活性区域材料的图案化衬底粘合到刚性介电平台上，然后与底层衬底一起除去高缺陷界面区域，以产生替代活性 - 设置在绝缘体上并且基本上耗尽了错配和穿线位错的区域区域。

公开(公告)号：WO2006114029A1

公开(公告)日：2006-11-02

申请号：PCT/CN2005/001686

申请日：2005-10-14

Applicant: 崇贸科技股份有限公司 ,  黄志丰 ,  简铎欣 ,  林振宇 ,  杨大勇

Inventor： 黄志丰 ,  简铎欣 ,  林振宇 ,  杨大勇

IPC: H01L21/76 ,  H01L27/10 ,  H01L29/786

CPC classification number: H01L27/0928 ,  H01L21/823878 ,  H01L21/823892

Abstract: A metal oxide semiconductor (MOS) field effect transistor device having isolation structure for single chip integration, wherein PMOS field effect transistor comprises: a first N-type well formed in the P-type substrate, a first P-type area formed in the first N-type well, a P+-type drain region formed in the first P-type area, a P+-type source region and a N+-type contact region form a first source electrode, the first N-type well surrounds P+-type source region and N+-type contact region of PMOSFET; NMOS field effect transistor comprises: a second N-type well formed in the P-type substrate, a second P-type area formed in the second N-type well, a N+-type drain region formed in the second N-type well, a N+-type source region and a P+-type contact region form a second source electrode, the second P-type area surrounds N+-type source region and P+-type contact region of NMOS field effect transistor, a plurality of separate P-type area are formed in P-type substrate to provide an isolation between the transistors.

公开(公告)号：WO2006107419A2

公开(公告)日：2006-10-12

申请号：PCT/US2006005471

申请日：2006-02-16

Applicant: FREESCALE SEMICONDUCTOR INC ,  SADAKA MARIAM G ,  BARR ALEXANDER L ,  JOVANOVIC DEJAN ,  NGUYEN BICH-YEN ,  THEAN VOON-YEW ,  THOMAS SHAWN G ,  WHITE TED R

Inventor： SADAKA MARIAM G ,  BARR ALEXANDER L ,  JOVANOVIC DEJAN ,  NGUYEN BICH-YEN ,  THEAN VOON-YEW ,  THOMAS SHAWN G ,  WHITE TED R

IPC: H01L21/8238

CPC classification number: H01L29/1054 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/1203

Abstract: According to the embodiments to the present disclosure, the process of making a dual strained channel semiconductor device (10) includes integrating strained Si (16) and compressed SiGe (28) with trench isolation (24) for achieving a simultaneous NMOS and PMOS performance enhancement. As described herein, the integration of NMOS and PMOS can be implemented in several ways to achieve NMOS and PMOS channels compatible with shallow trench isolation.

Abstract translation: 根据本公开的实施例，制造双应变通道半导体器件（10）的过程包括将应变Si（16）和压缩SiGe（28）与沟槽隔离（24）集成，以实现同时的NMOS和PMOS性能增强 。 如本文所述，NMOS和PMOS的集成可以以几种方式实现，以实现与浅沟槽隔离兼容的NMOS和PMOS沟道。

公开(公告)号：WO2006046442A1

公开(公告)日：2006-05-04

申请号：PCT/JP2005/019141

申请日：2005-10-18

Applicant: 株式会社ルネサステクノロジ ,  黒井 隆 ,  堀田 勝之 ,  北澤 雅志 ,  石橋 真人

Inventor： 黒井 隆 ,  堀田 勝之 ,  北澤 雅志 ,  石橋 真人

IPC: H01L21/76 ,  H01L21/3205 ,  H01L23/52 ,  H01L29/78

CPC classification number: H01L21/823475 ,  H01L21/743 ,  H01L21/76229 ,  H01L21/763 ,  H01L21/823481 ,  H01L21/823871 ,  H01L21/823878 ,  H01L29/7833 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　トレンチ型素子分離による素子分離が確実に行われ、且つ隣接する素子の電位の他のノードへ影響を効果的に防止可能な半導体装置を歩留まり良く製造するために、基板上に第１層を形成する工程と、第１層と基板とをエッチングしてトレンチを形成する工程と、トレンチの内壁を熱酸化する工程と、トレンチ内を含む基板上に該トレンチのトレンチ幅の１／２以上の膜厚の第１の導電性膜を堆積する工程と、第１層上の第１の導電性膜をＣＭＰ法により除去してトレンチ内にのみ第１の導電性膜を残留させる工程と、トレンチ内の第１の導電性膜を異方性エッチングして該導電性膜の高さを基板の表面高さよりも低く調整する工程と、第１の導電性膜上にＣＶＤ法により絶縁膜を堆積してトレンチ内における第１の導電性膜の上部を埋め込む工程と、絶縁膜をＣＭＰ法により平坦化する工程と、第１層を除去する工程と、を行う。

Abstract translation: 以高产率制造半导体器件的方法，其中通过沟槽元件隔离隔离元件并且有效地防止相邻元件的电位对另一个节点的影响。 该方法包括以下步骤：在衬底上形成第一层，通过蚀刻第一层和衬底形成沟槽，热氧化沟槽的内壁，沉积厚度为1/2以上的第一导电膜 在包括沟槽内部的衬底上的沟槽的宽度，通过CMP通过去除第一层上的第一导电膜而将第一导电膜留在沟槽内，因此通过各向异性蚀刻导电层来调节导电膜的高度 在沟槽内的薄膜，其高度小于衬底表面的高度，通过CVD在第一导电膜上沉积绝缘膜，以将第一导电膜的上部埋入沟槽内，通过CMP平坦化绝缘膜， 并移除第一层。

公开(公告)号：WO2006044349A2

公开(公告)日：2006-04-27

申请号：PCT/US2005/036471

申请日：2005-10-11

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  ANDERSON, Brent, A. ,  NOWAK, Edward, J. ,  RANKIN, Jed, H.

Inventor： ANDERSON, Brent, A. ,  NOWAK, Edward, J. ,  RANKIN, Jed, H.

IPC: H01L21/8234

CPC classification number: H01L29/785 ,  H01L21/823821 ,  H01L21/823828 ,  H01L21/823878 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/66795

Abstract: A planar substrate device (100) integrated with fin field effect transistors (FinFETs) and a method of manufâcture comprises a silicon-on-insulator (SOI) wafer (101) comprising a substrate (103); a buried insulator layer (105) over the substrate (103); and a semiconductor layer (115) over the buried insulator layer (105). The structure (100) further comprises a FinFET (130) over the buried insulator layer (105) and a field effect transistor (FET) (131) integrated in the substrate (103), wherein the FET (127) gate is planar to the FinFET gate (125). The structure (100) further comprises retrograde well regions (104, 106, 108, 110) configured in the substrate (103). In one embodiment, the structure (100) further comprises a shallow trench isolation region (111) configured in the substrate (103).

Abstract translation: 与鳍状场效应晶体管（FinFET）集成的平面基板装置（100）和制造方法包括：包含基板（103）的绝缘体上硅（SOI）晶片（101）; 在所述衬底（103）上方的掩埋绝缘体层（105）; 以及在所述掩埋绝缘体层（105）上方的半导体层（115）。 所述结构（100）还包括在所述掩埋绝缘体层（105）上的FinFET（130）和集成在所述衬底（103）中的场效应晶体管（FET）（131），其中所述FET（127）栅极与 FinFET门（125）。 结构（100）还包括配置在基底（103）中的逆行井区（104,106,108,110）。 在一个实施例中，结构（100）还包括构造在衬底（103）中的浅沟槽隔离区（111）。

公开(公告)号：WO2006034189A2

公开(公告)日：2006-03-30

申请号：PCT/US2005/033472

申请日：2005-09-19

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  ANDERSON, Brent, A. ,  LANZEROTTI, Louis, D. ,  NOWAK, Edward J.

Inventor： ANDERSON, Brent, A. ,  LANZEROTTI, Louis, D. ,  NOWAK, Edward J.

IPC: G06F11/00

CPC classification number: H01L29/0847 ,  H01L21/8213 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L29/0653 ,  H01L29/1054 ,  H01L29/1083 ,  H01L29/165 ,  H01L29/41775 ,  H01L29/41783 ,  H01L29/6656 ,  H01L29/66636 ,  H01L29/7833 ,  H01L29/7848

Abstract: A field effect transistor (100) and method of fabricating the field effect transistor. The field effect transistor, including: a gate electrode (165) formed on a top surface (170) of a gate dielectric layer (155), the gate dielectric layer on a top surface (160) of a single-crystal silicon channel region (110), the single-crystal silicon channel region on a top surface of a Ge including layer (135), the Ge including layer on a top surface of a single-crystal silicon substrate (150), the Ge including layer between a first dielectric layer (215A) and a second dielectric layer (215B) on the top surface of the single-crystal silicon substrate.

Abstract translation: 场效应晶体管（100）和制造场效应晶体管的方法。 该场效应晶体管包括：形成在栅介质层（155）的顶表面（170）上的栅电极（165），在单晶硅沟道区（160）的顶表面（160）上的栅介质层 110），包含Ge的层（135）的顶表面上的单晶硅沟道区域，单晶硅衬底（150）的顶表面上的Ge包括层，在第一电介质 层（215A）和在单晶硅衬底的顶表面上的第二电介质层（215B）。

公开(公告)号：WO2005045901A8

公开(公告)日：2006-02-02

申请号：PCT/US2004037049

申请日：2004-11-05

Applicant: IBM ,  STEEGEN AN L ,  YANG HAINING S ,  ZHANG YING

Inventor： STEEGEN AN L ,  YANG HAINING S ,  ZHANG YING

IPC: H01L21/20 ,  H01L21/265 ,  H01L21/336 ,  H01L21/762 ,  H01L21/8238 ,  H01L29/10 ,  H01L29/78 ,  H01L

CPC classification number: H01L29/7833 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02532 ,  H01L21/02658 ,  H01L21/26506 ,  H01L21/76224 ,  H01L21/76232 ,  H01L21/76283 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823878 ,  H01L29/1054 ,  H01L29/665 ,  H01L29/66575 ,  H01L29/78 ,  H01L29/7842 ,  H01L29/7846 ,  H01L29/7849

Abstract: A method for manufacturing a device including an n-type device and a p-type device. In an aspect of the invention, the method involves doping a portion of a semiconductor substrate and forming a gap in the semiconductor substrate by removing at least a portion of the doped portion of the semiconductor substrate. The method further involves growing a strain layer in at least a portion of the gap in the semiconductor substrate. For the n-type device, the strain layer is grown on at least a portion which is substantially directly under a channel of the n-type device. For the p-type device, the strain layer is grown on at least a portion which is substantially directly under a source region or drain region of the p-type device and not substantially under a channel of the p-type device.

Abstract translation: 一种制造包括n型器件和p型器件的器件的方法。 在本发明的一个方面，该方法包括通过去除半导体衬底的掺杂部分的至少一部分来掺杂半导体衬底的一部分并在半导体衬底中形成间隙。 该方法还包括在半导体衬底中的间隙的至少一部分中生长应变层。 对于n型器件，应变层在基本上直接位于n型器件的沟道下方的至少一部分上生长。 对于p型器件，应变层生长在基本上直接位于p型器件的源极区域或漏极区域的部分上，并且基本上不在p型器件的沟道下生长。

公开(公告)号：WO2004112145A1

公开(公告)日：2004-12-23

申请号：PCT/JP2003/007373

申请日：2003-06-10

Applicant: 富士通株式会社 ,  江間 泰示 ,  兒嶋 秀之 ,  姉崎 徹

Inventor： 江間 泰示 ,  兒嶋 秀之 ,  姉崎 徹

IPC: H01L27/115

CPC classification number: H01L27/11526 ,  H01L21/76237 ,  H01L21/823807 ,  H01L21/823878 ,  H01L21/823892 ,  H01L27/105 ,  H01L27/11546

Abstract: 集積回路装置は、フラッシュメモリ素子が形成されるメモリセルウェルと、それぞれ高電圧トランジスタが形成される、互いに逆導電型の第１のウェルと第２のウェルと、それぞれ低電圧トランジスタが形成される、互いに逆導電型の第３のウェルと第４のウェルとを含み、前記第１および第２のウェルの少なくとも一方、および前記第３および第４のウェルの少なくとも一方は、前記メモリセルウェルの不純物濃度分布プロファイルよりも急峻な不純物濃度分布プロファイルを有する。

Abstract translation: 集成电路器件包括其中制造闪存元件的存储器阱，制造高电压晶体管的相互导电类型的第一和第二阱以及制造低电压晶体管的相互相反的导电类型的第三和第四阱 。 第一阱和第二阱中的至少一个以及第三阱和第四阱中的至少一个具有比存储阱的杂质浓度分布更尖锐的杂质浓度分布。