公开(公告)号：WO2013066294A1

公开(公告)日：2013-05-10

申请号：PCT/US2011/058598

申请日：2011-10-31

申请人： INTEL CORPORATION ,  TEH, Weng Hong ,  GUZEK, John S. ,  ZHONG, Shan

发明人： TEH, Weng Hong ,  GUZEK, John S. ,  ZHONG, Shan

IPC分类号： H01L23/12 ,  H01L25/18 ,  H01L23/16

CPC分类号： H01L25/0657 ,  H01L23/12 ,  H01L23/13 ,  H01L23/3121 ,  H01L23/3128 ,  H01L23/498 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/49838 ,  H01L23/49894 ,  H01L23/5389 ,  H01L25/105 ,  H01L2224/13147 ,  H01L2224/14181 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/73 ,  H01L2225/06513 ,  H01L2225/06548 ,  H01L2225/06555 ,  H01L2225/06575 ,  H01L2924/1461 ,  H01L2924/00014 ,  H01L2924/00

摘要： Package assemblies for and methods of packaging integrated circuit chips are described. Disclosed package assemblies have spacers and recessed regions comprising IC chips. Architectural structures are provided that enable, for example, three dimensional (3D) packaging (or system in package (SiP) or multi chip modules), systems on chip 3D packaging, and hybrid 3D bonding. Embodiments of the invention can be used, for example, to create logic to memory, memory to memory, and logic to logic interface stacking assemblies.

摘要翻译： 描述了封装集成电路和封装集成电路芯片的方法。 公开的封装组件具有包括IC芯片的间隔件和凹陷区域。 提供了建筑结构，其可以例如三维（3D）封装（或封装（SiP）或多芯片模块中的系统），片上3D封装以及混合3D绑定。 本发明的实施例可以用于例如创建逻辑到存储器，存储器到存储器以及逻辑到逻辑接口堆叠组件。

公开(公告)号：WO2012061091A3

公开(公告)日：2012-08-23

申请号：PCT/US2011057594

申请日：2011-10-25

申请人： INTEL CORP ,  GUZEK JOHN S ,  SANKMAN ROBERT L ,  ICHIKAWA KINYA ,  TOMITA YOSHIHIRO ,  KUBOTA JIRO

发明人： GUZEK JOHN S ,  SANKMAN ROBERT L ,  ICHIKAWA KINYA ,  TOMITA YOSHIHIRO ,  KUBOTA JIRO

IPC分类号： H01L23/28 ,  H01L21/56 ,  H01L23/48

CPC分类号： H01L23/3114 ,  H01L23/3128 ,  H01L23/3185 ,  H01L24/19 ,  H01L24/20 ,  H01L25/105 ,  H01L2224/12105 ,  H01L2225/1035 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2924/18162 ,  H01L2924/3511 ,  H01L2924/00

摘要： An encapsulated die (100, 401) comprises a substrate (110, 510) having a first surface (111), an opposing second surface (112), and intervening side surfaces (113), with active devices located at the first surface of the substrate. The active devices are connected by a plurality of electrically conductive layers (120, 520) that are separated from each other by a plurality of electrically insulating layers (125, 525). A protective cap (130, 530) is located over the first surface of the substrate contains an interconnect structure (140) exposed at a surface (131) thereof. In another embodiment, a microelectronic package (200) comprises a package substrate (250) with an encapsulated die (100) such as was described above embedded therein.

摘要翻译： 封装管芯（100,401）包括具有第一表面（111），相对的第二表面（112）和居间侧表面（113）的衬底（110,510），其中有源器件位于第一表面 基质。 有源器件通过由多个电绝缘层（125,525）彼此分开的多个导电层（120,520）连接。 保护帽（130,530）位于衬底的第一表面上，包含暴露在其表面（131）处的互连结构（140）。 在另一个实施例中，微电子封装（200）包括封装衬底（250），封装衬底（250）具有嵌入其中的如上所述的封装管芯（100）。

公开(公告)号：WO2012061091A2

公开(公告)日：2012-05-10

申请号：PCT/US2011/057594

申请日：2011-10-25

申请人： INTEL CORPORATION ,  GUZEK, John S. ,  SANKMAN, Robert L. ,  ICHIKAWA, Kinya ,  TOMITA, Yoshihiro ,  KUBOTA, Jiro

发明人： GUZEK, John S. ,  SANKMAN, Robert L. ,  ICHIKAWA, Kinya ,  TOMITA, Yoshihiro ,  KUBOTA, Jiro

IPC分类号： H01L23/28 ,  H01L23/48 ,  H01L21/56

CPC分类号： H01L23/3114 ,  H01L23/3128 ,  H01L23/3185 ,  H01L24/19 ,  H01L24/20 ,  H01L25/105 ,  H01L2224/12105 ,  H01L2225/1035 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2924/18162 ,  H01L2924/3511 ,  H01L2924/00

摘要： An encapsulated die (100, 401) comprises a substrate (110, 510) having a first surface (111), an opposing second surface (112), and intervening side surfaces (113), with active devices located at the first surface of the substrate. The active devices are connected by a plurality of electrically conductive layers (120, 520) that are separated from each other by a plurality of electrically insulating layers (125, 525). A protective cap (130, 530) is located over the first surface of the substrate contains an interconnect structure (140) exposed at a surface (131) thereof. In another embodiment, a microelectronic package (200) comprises a package substrate (250) with an encapsulated die (100) such as was described above embedded therein.

摘要翻译： 封装的管芯（100,401）包括具有第一表面（111），相对的第二表面（112）和中间的侧表面（113）的衬底（110,510），其中有源器件位于第一表面 基质。 有源器件通过由多个电绝缘层（125,525）彼此分离的多个导电层（120,520）连接。 保护盖（130,530）位于衬底的第一表面之上，包含暴露在其表面（131）处的互连结构（140）。 在另一个实施例中，微电子封装（200）包括具有如上所述的封装管芯（100）的封装衬底（250）。

公开(公告)号：WO2011130717A3

公开(公告)日：2012-03-01

申请号：PCT/US2011032794

申请日：2011-04-15

申请人： INTEL CORP ,  NALLA RAVI K ,  AZIMI HAMID R ,  GUZEK JOHN S ,  GONZALEZ JAVIER SOTO ,  DELANEY DREW W

发明人： NALLA RAVI K ,  AZIMI HAMID R ,  GUZEK JOHN S ,  GONZALEZ JAVIER SOTO ,  DELANEY DREW W

IPC分类号： H01L21/60 ,  H01L23/48

CPC分类号： H01L23/49822 ,  H01L21/02109 ,  H01L21/561 ,  H01L21/568 ,  H01L21/76897 ,  H01L23/4824 ,  H01L23/498 ,  H01L23/49866 ,  H01L23/5226 ,  H01L23/552 ,  H01L23/645 ,  H01L24/19 ,  H01L24/20 ,  H01L25/16 ,  H01L2221/68359 ,  H01L2224/0401 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/19 ,  H01L2224/73267 ,  H01L2224/83005 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01057 ,  H01L2924/1206 ,  H01L2924/14 ,  H01L2924/1436 ,  H01L2924/18162 ,  H01L2924/3511 ,  H05K1/185 ,  H05K3/4682 ,  H01L2924/00

摘要： Methods of forming a microelectronic packaging structure and associated structures formed thereby are described. Those methods may include attaching a die to a carrier material, wherein the carrier material comprises a top layer and a bottom layer separated by an etch stop layer; forming a dielectric material adjacent the die, forming a coreless substrate by building up layers on the dielectric material, and then removing the top layer carrier material and etch stop layer from the bottom layer carrier material.

摘要翻译： 描述了形成微电子封装结构的方法及由此形成的相关结构。 这些方法可以包括将管芯附接到载体材料，其中载体材料包括由蚀刻停止层分隔的顶层和底层; 在模具附近形成电介质材料，通过在电介质材料上形成层而形成无芯衬底，然后去除顶层载体材料并从底层载体材料蚀刻停止层。

公开(公告)号：WO2011090568A2

公开(公告)日：2011-07-28

申请号：PCT/US2010059197

申请日：2010-12-07

申请人： INTEL CORP ,  GUZEK JOHN

发明人： GUZEK JOHN

IPC分类号： H01L23/485

CPC分类号： H01L25/0657 ,  H01L21/568 ,  H01L21/6835 ,  H01L23/3114 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/49838 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/20 ,  H01L24/82 ,  H01L25/105 ,  H01L25/16 ,  H01L2221/68359 ,  H01L2223/6677 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/19 ,  H01L2224/2101 ,  H01L2224/2105 ,  H01L2224/221 ,  H01L2224/821 ,  H01L2224/8234 ,  H01L2224/8236 ,  H01L2225/0652 ,  H01L2225/06548 ,  H01L2225/1052 ,  H01L2225/1058 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01046 ,  H01L2924/01057 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/14 ,  H01L2924/1815 ,  H01L2924/18162 ,  H01L2924/3511 ,  H01L2924/00

摘要： Methods of forming a microelectronic packaging structure and associated structures formed thereby are described. Those methods may include forming a cavity in a plating material to hold a die, attaching the die in the cavity, forming a dielectric material adjacent the die, forming vias in the dielectric material adjacent the die, forming PoP lands in the vias, forming interconnects in the vias, and then removing the plating material to expose the PoP lands and die, wherein the die is disposed above the PoP lands.

摘要翻译： 描述了形成微电子封装结构的方法及由此形成的相关结构。 这些方法可以包括在电镀材料中形成一个空腔以保持模具，将模具连接到空腔中，形成与模具相邻的电介质材料，在邻近模具的电介质材料中形成通孔，在通孔中形成PoP焊盘，形成互连 在通孔中，然后移除电镀材料以暴露PoP焊盘和裸片，其中，模具设置在PoP焊盘上方。

公开(公告)号：WO2015099684A1

公开(公告)日：2015-07-02

申请号：PCT/US2013/077601

申请日：2013-12-23

申请人： INTEL CORPORATION ,  GANESAN, Sanka ,  GUZEK, John S. ,  NIMKAR, Nitesh ,  REINGRUBER, Klaus ,  MEYER, Thorsten

发明人： GANESAN, Sanka ,  GUZEK, John S. ,  NIMKAR, Nitesh ,  REINGRUBER, Klaus ,  MEYER, Thorsten

IPC分类号： H01L23/12

CPC分类号： H01L23/5226 ,  H01L21/565 ,  H01L21/568 ,  H01L21/76877 ,  H01L23/3128 ,  H01L23/3171 ,  H01L23/49811 ,  H01L23/49827 ,  H01L23/5389 ,  H01L24/19 ,  H01L24/96 ,  H01L25/0655 ,  H01L25/105 ,  H01L25/50 ,  H01L2224/12105 ,  H01L2224/16225 ,  H01L2225/06548 ,  H01L2225/1035 ,  H01L2225/1058 ,  H01L2225/1088 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/19105 ,  H01L2924/3511 ,  H01L2924/00

摘要： Embodiments of the present disclosure are directed to package assemblies and methods for fabricating package assemblies. In one embodiment, a package assembly includes a die at least partially embedded in a mold compound; and a through mold via (TMV). The TMV may have vertical sides or may include two different portions with varying shapes. In some instances, prefabricated via bars may be used during fabrication. Package assemblies of the present disclosure may include package-on-package (POP) interconnects having a pitch of less than 0.3 mm. Other embodiments may be described and/or claimed.

摘要翻译： 本公开的实施例涉及用于制造包装组件的包装组件和方法。 在一个实施例中，包装组件包括至少部分地嵌入模具化合物中的模具; 和通孔（TMV）。 TMV可以具有垂直侧面或者可以包括具有变化形状的两个不同部分。 在一些情况下，可以在制造期间使用预制通孔条。 本公开的封装组件可以包括具有小于0.3mm的间距的封装封装（POP）互连。 可以描述和/或要求保护其他实施例。

公开(公告)号：WO2013003257A3

公开(公告)日：2013-03-07

申请号：PCT/US2012043945

申请日：2012-06-25

申请人： INTEL CORP ,  TEH WENG HONG ,  GUZEK JOHN S

发明人： TEH WENG HONG ,  GUZEK JOHN S

IPC分类号： H01L23/48 ,  H01L23/12

CPC分类号： H05K3/32 ,  H01L21/561 ,  H01L21/568 ,  H01L21/6835 ,  H01L23/3121 ,  H01L24/19 ,  H01L24/20 ,  H01L24/24 ,  H01L24/82 ,  H01L2221/68372 ,  H01L2224/32245 ,  H01L2224/82001 ,  H01L2224/82002 ,  H01L2224/92244 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/1815 ,  H01L2924/18162 ,  Y10T29/49117 ,  Y10T29/4913 ,  H01L2924/00

摘要： The present disclosure relates to the field of fabricating microelectronic device packages and, more particularly, to microelectronic device packages having bumpless build-up layer (BBUL) designs, wherein at least one secondary device is disposed within the thickness (i.e. the z-direction or z-height) of the microelectronic device of the microelectronic device package.

摘要翻译： 本公开涉及制造微电子器件封装的领域，并且更具体地涉及具有无凸起积层（BBUL）设计的微电子器件封装，其中至少一个次级器件布置在厚度内（即，z方向或 微电子器件封装的微电子器件的高度（z高度）。

公开(公告)号：WO2009158098A2

公开(公告)日：2009-12-30

申请号：PCT/US2009/045231

申请日：2009-05-27

申请人： INTEL CORPORATION ,  PALMER, Eric, C. ,  GUZEK, John, S.

发明人： PALMER, Eric, C. ,  GUZEK, John, S.

IPC分类号： H01L23/12 ,  H01L23/48

CPC分类号： H01L23/3157 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/5389 ,  H01L24/19 ,  H01L25/105 ,  H01L2224/16 ,  H01L2224/16235 ,  H01L2224/73204 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2225/1094 ,  H01L2924/01078 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2924/15311 ,  H01L2924/15331 ,  H01L2924/18162 ,  H01L2924/00

摘要： In some embodiments, package on package using a bump-less build up layer (BBUL) package is presented. In this regard, an apparatus is introduced comprising a microelectronic die having an active surface, an inactive surface parallel to said active surface, and at least one side, an encapsulation material adjacent said at least one microelectronic die side, wherein said encapsulation material includes a bottom surface substantially planar to said microelectronic die active surface and a top surface substantially planar to said microelectronic die inactive surface, a through via connection in said encapsulation material extending from said top surface to said bottom surface, a first dielectric material layer disposed on at least a portion of said microelectronic die active surface and said encapsulation material surface, a plurality of build-up layers disposed on said first dielectric material layer, and a plurality of conductive traces disposed on said first dielectric material layer and said build-up layers and in electrical contact with said microelectronic die active surface. Other embodiments are also disclosed and claimed.

摘要翻译： 在一些实施例中，提供了使用无凸起建立层（BBUL）封装的封装封装。 在这方面，引入一种装置，其包括具有活性表面的微电子管芯，与所述有源表面平行的非活性表面，以及至少一个侧面，与所述至少一个微电子管芯侧相邻的封装材料，其中所述封装材料包括 底表面与所述微电子管芯有效表面基本上平面，并且与所述微电子管芯非活性表面基本平面的顶表面，从所述顶表面延伸到所述底表面的所述封装材料中的通孔连接，至少设置在第一介电材料层 所述微电子管芯有源表面和所述封装材料表面的一部分，设置在所述第一介电材料层上的多个堆积层，以及设置在所述第一介电材料层和所述堆积层上的多个导电迹线 与所述微电子管芯有源表面电接触。 还公开并要求保护其他实施例。

公开(公告)号：WO2009042463A1

公开(公告)日：2009-04-02

申请号：PCT/US2008/076654

申请日：2008-09-17

申请人： INTEL CORPORATION ,  SKEETE, Oswald ,  MAHAJAN, Ravi ,  GUZEK, John

发明人： SKEETE, Oswald ,  MAHAJAN, Ravi ,  GUZEK, John

IPC分类号： H01L21/60

CPC分类号： H01L25/0652 ,  H01L21/563 ,  H01L23/3128 ,  H01L23/49827 ,  H01L23/5389 ,  H01L24/13 ,  H01L24/16 ,  H01L25/105 ,  H01L25/16 ,  H01L2224/05548 ,  H01L2224/05573 ,  H01L2225/1023 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2924/15174 ,  H01L2924/15311 ,  H01L2924/18161 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/19043 ,  H01L2224/05599

摘要： In some embodiments, integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate are presented. In this regard, an apparatus is introduced having a first element including a microelectronic die having an active surface and at least one side, an encapsulation material adjacent said at least one microelectronic die side, wherein said encapsulation material includes at least one surface substantially planar to said microelectronic die active surface, a first dielectric material layer disposed on at least a portion of said microelectronic die active surface and said encapsulation material surface, a plurality of build-up layers disposed on said first dielectric material layer, and a plurality of conductive traces disposed on said first dielectric material layer and said build-up layers and in electrical contact with said microelectronic die active surface; and a second element coupled to the first element, the second element including a substrate having a plurality of dielectric material layers and conductive traces to conductively couple conductive contacts on a top surface with conductive contacts on a bottom surface, said conductive contacts on said top surface conductively coupled with said conductive traces of said first element. Other embodiments are also disclosed and claimed.

摘要翻译： 在一些实施例中，提出了包括高密度无凸起构建层和较小密度芯或无芯衬底的集成电路封装。 在这方面，引入了具有第一元件的装置，该第一元件包括具有活性表面和至少一个侧面的微电子管芯，邻近所述至少一个微电子管芯侧的封装材料，其中所述封装材料包括至少一个表面， 所述微电子管芯有源表面，设置在所述微电子管芯有源表面和所述封装材料表面的至少一部分上的第一介电材料层，设置在所述第一介电材料层上的多个堆积层，以及多个导电迹线 设置在所述第一介电材料层和所述堆积层上并与所述微电子管芯有源表面电接触; 以及耦合到所述第一元件的第二元件，所述第二元件包括具有多个电介质材料层和导电迹线的衬底，所述导电迹线导电地将顶表面上的导电触点与底表面上的导电触点导电，所述顶表面上的所述导电触点 与所述第一元件的导电迹线导电耦合。 还公开并要求保护其他实施例。

公开(公告)号：WO2014081476A1

公开(公告)日：2014-05-30

申请号：PCT/US2013/048355

申请日：2013-06-27

申请人： INTEL CORPORATION ,  KULKARNI, Deepak V. ,  MORTENSEN, Russell K. ,  GUZEK, John S.

发明人： KULKARNI, Deepak V. ,  MORTENSEN, Russell K. ,  GUZEK, John S.

IPC分类号： H01L23/64 ,  H01L25/16

CPC分类号： H01L23/5389 ,  H01L21/4857 ,  H01L21/50 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/485 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/5383 ,  H01L23/5386 ,  H01L24/19 ,  H01L25/0657 ,  H01L25/16 ,  H01L25/50 ,  H01L28/40 ,  H01L2224/0401 ,  H01L2224/04105 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/73209 ,  H01L2224/73259 ,  H01L2224/81005 ,  H01L2224/92133 ,  H01L2224/92224 ,  H01L2225/06541 ,  H01L2225/06548 ,  H01L2924/07811 ,  H01L2924/12042 ,  H01L2924/18161 ,  H01L2924/18162 ,  H01L2924/19041 ,  H01L2924/19104 ,  H01L2924/19105 ,  H01L2924/00

摘要： Embodiments of the present disclosure are directed towards package assemblies, as well as methods for forming package assemblies and systems incorporating package assemblies. A package assembly may include a substrate comprising a plurality of build-up layers, such as BBUL. In various embodiments, electrical routing features may be disposed on an outer surface of the substrate. In various embodiments, a primary logic die and a second die or capacitor may be embedded in the plurality of build-up layers. In various embodiments, an electrical path may be defined in the plurality of build-up layers to route electrical power or a ground signal between the second die or capacitor and the electrical routing features, bypassing the primary logic die.

摘要翻译： 本公开的实施例涉及包装组件，以及用于形成包装组件和包含包装组件的系统的方法。 封装组件可以包括包括多个堆积层的衬底，例如BBUL。 在各种实施例中，电路由特征可以设置在衬底的外表面上。 在各种实施例中，主逻辑管芯和第二管芯或电容器可以嵌入在多个堆积层中。 在各种实施例中，可以在多个积层中定义电路径，以便绕过主逻辑管芯来路由第二管芯或电容器之间的电功率或接地信号与电路径特征。