公开(公告)号：WO2013052320A4

公开(公告)日：2013-07-11

申请号：PCT/US2012057170

申请日：2012-09-26

Applicant: INVENSAS CORP

Inventor： CRISP RICHARD DEWITT ,  ZOHNI WAEL ,  HABA BELGACEM ,  LAMBRECHT FRANK

IPC: H01L25/065 ,  H01L23/498 ,  H01L23/538

CPC classification number: H01L25/0655 ,  G11C5/04 ,  G11C5/063 ,  H01L23/13 ,  H01L23/3128 ,  H01L23/49838 ,  H01L23/50 ,  H01L24/19 ,  H01L24/20 ,  H01L24/24 ,  H01L24/73 ,  H01L24/92 ,  H01L25/0652 ,  H01L25/0657 ,  H01L25/18 ,  H01L2224/02375 ,  H01L2224/02379 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05554 ,  H01L2224/0557 ,  H01L2224/06155 ,  H01L2224/06156 ,  H01L2224/06181 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/24145 ,  H01L2224/48145 ,  H01L2224/73204 ,  H01L2224/73207 ,  H01L2224/73209 ,  H01L2224/73257 ,  H01L2224/9202 ,  H01L2225/06506 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06524 ,  H01L2225/06541 ,  H01L2225/06551 ,  H01L2225/06562 ,  H01L2225/06565 ,  H01L2225/06589 ,  H01L2924/00014 ,  H01L2924/01322 ,  H01L2924/1431 ,  H01L2924/1432 ,  H01L2924/1434 ,  H01L2924/1436 ,  H01L2924/1438 ,  H01L2924/15311 ,  H01L2924/157 ,  H01L2924/15787 ,  H01L2924/15788 ,  H01L2924/1579 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/19105 ,  H01L2924/3011 ,  H01L2924/00 ,  H01L2224/05552 ,  H01L2924/00012

Abstract: A microelectronic package 100 can include a microelectronic element 101 having element contacts 111, a substrate 102 having first and second surfaces 108, 110, and terminals 104 configured for connecting the package with an external component. The microelectronic element 101 can include a plurality of stacked electrically interconnected semiconductor chips 932, 934. The substrate 102 can have contacts 121 facing the element contacts 111 and joined thereto. The terminals can include first terminals 104 arranged at positions within first and second sets 114, 124 thereof disposed on respective opposite sides of a theoretical axis 132. Each set of first terminals 104 can be configured to carry address information usable by circuitry within the package 100 to determine an addressable memory location in the memory storage array. The signal assignments of the first terminals 104 in the first set 114 can be a mirror image of the signal assignments of the first terminals in the second set 124.

Abstract translation: 微电子封装100可以包括具有元件触点111的微电子元件101，具有第一表面108和第二表面110的衬底102以及被配置用于将封装与外部元件连接的端子104。 微电子元件101可以包括多个堆叠的电互连的半导体芯片932,934。衬底102可以具有面向元件触点111并接合到其上的触点121。 端子可以包括布置在第一和第二组114,124内的位于理论轴线132的相应相对侧上的位置处的第一端子104.每组第一端子104可以被配置为携带包装100内的电路可用的地址信息 以确定存储器存储阵列中的可寻址存储器位置。 第一组114中的第一终端104的信号分配可以是第二组124中的第一终端的信号分配的镜像。

公开(公告)号：WO2013040418A2

公开(公告)日：2013-03-21

申请号：PCT/US2012055522

申请日：2012-09-14

Applicant: FLIPCHIP INT LLC ,  CLARK DAVID

Inventor： CLARK DAVID

IPC: H01L23/12 ,  H01L23/48

CPC classification number: H01L21/56 ,  H01L23/49816 ,  H01L23/5389 ,  H01L24/05 ,  H01L24/13 ,  H01L24/16 ,  H01L24/19 ,  H01L24/81 ,  H01L2224/02379 ,  H01L2224/0401 ,  H01L2224/04105 ,  H01L2224/05024 ,  H01L2224/12105 ,  H01L2224/131 ,  H01L2224/16227 ,  H01L2224/73209 ,  H01L2224/81815 ,  H01L2924/12042 ,  H01L2924/18162 ,  H01L2924/00014 ,  H01L2924/014 ,  H01L2924/00

Abstract: An apparatus and process for self-aligning components for forming an embedded die package is disclosed. The process includes providing a planar printed wire board (PWB) substrate having registration pads and a component having contact pads and spaced alignment pads, wherein the alignment pads each have a solder cap, placing the component on the substrate such that the alignment pads are in coarse alignment with the registration pads, applying heat to the alignment and registration pads to reflow the solder caps to precisely align the pads; and reducing the temperature below the reflow temperature. The process further includes applying a backside outer layer lamination, forming first vias, forming redistribution conductors on an opposite surface of the substrate connecting to the vias, and applying a front side outer layer lamination over the opposite surface of the substrate, all at temperatures below the reflow temperature.

Abstract translation: 公开了一种用于自对准用于形成嵌入式管芯封装的部件的设备和工艺。 该方法包括提供具有对准焊盘的平面印刷线路板（PWB）衬底和具有接触焊盘和隔开的对准焊盘的部件，其中对准焊盘各自具有焊帽，将该部件放置在衬底上，使得对准焊盘处于 与对准焊盘粗略对准，将热量施加到对准焊盘和对准焊盘以回流焊帽以精确对准焊盘; 并将温度降低到回流温度以下。 该工艺还包括施加背面外层叠层，形成第一通孔，在连接到通孔的基板的相对表面上形成重分布导体，并且在基板的相对表面上施加前侧外层叠层，所有这些均在低于 回流温度。

公开(公告)号：WO2016073790A1

公开(公告)日：2016-05-12

申请号：PCT/US2015/059336

申请日：2015-11-05

Applicant: QUALCOMM INCORPORATED

Inventor： LEE, Jae Sik ,  WE, Hong Bok ,  KIM, Dong Wook ,  GU, Shiqun

IPC: H01L23/538

CPC classification number: H01L23/5389 ,  H01L21/56 ,  H01L21/568 ,  H01L21/768 ,  H01L23/3107 ,  H01L23/5381 ,  H01L23/5383 ,  H01L23/5384 ,  H01L23/5385 ,  H01L23/5386 ,  H01L24/19 ,  H01L25/0655 ,  H01L25/50 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/13147 ,  H01L2224/16227 ,  H01L2224/73209 ,  H01L2224/81005 ,  H01L2224/92124 ,  H01L2924/15192 ,  H01L2924/18161 ,  H01L2924/18162

Abstract: Some novel features pertain to an integrated device package that includes an encapsulation portion and a redistribution portion. The encapsulation portion includes a first die, a first set of vias coupled to the first die, a second die, a second set of vias coupled to the second die, a bridge, and an encapsulation layer. The bridge is configured to provide an electrical path between the first die and the second die. The bridge is coupled to the first die through the first set of vias. The bridge is further coupled to the second die through the second set of vias. The encapsulation layer at least partially encapsulates the first die, the second die, the bridge, the first set of vias, and the second set of vias. The redistribution portion is coupled to the encapsulation portion. The redistribution portion includes a set of redistribution interconnects, and at least one dielectric layer.

Abstract translation: 一些新颖的特征涉及包括封装部分和再分配部分的集成器件封装。 封装部分包括第一管芯，耦合到第一管芯的第一组通孔，第二管芯，耦合到第二管芯的第二组通孔，桥接器和封装层。 桥被配置为在第一管芯和第二管芯之间提供电路径。 桥通过第一组通孔耦合到第一个模具。 桥通过第二组通孔进一步耦合到第二管芯。 封装层至少部分地封装第一管芯，第二管芯，桥接器，第一组通孔和第二组通孔。 再分配部分耦合到封装部分。 再分配部分包括一组再分布互连和至少一个电介质层。

公开(公告)号：WO2013162173A1

公开(公告)日：2013-10-31

申请号：PCT/KR2013/002172

申请日：2013-03-18

Applicant: 하나마이크론(주)

Inventor： 임재성 ,  김주형 ,  정진욱 ,  김현주 ,  이혁

IPC: H01L23/12 ,  H01L23/14

CPC classification number: H01L25/0657 ,  H01L21/768 ,  H01L23/04 ,  H01L23/3121 ,  H01L23/3135 ,  H01L23/4985 ,  H01L23/5226 ,  H01L23/528 ,  H01L23/53228 ,  H01L23/53242 ,  H01L23/53257 ,  H01L23/5389 ,  H01L23/564 ,  H01L24/16 ,  H01L24/24 ,  H01L24/32 ,  H01L24/73 ,  H01L24/82 ,  H01L24/92 ,  H01L25/50 ,  H01L2224/04105 ,  H01L2224/16145 ,  H01L2224/24145 ,  H01L2224/24226 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/73209 ,  H01L2224/73267 ,  H01L2224/8203 ,  H01L2224/821 ,  H01L2224/9202 ,  H01L2224/92144 ,  H01L2224/92244 ,  H01L2225/06513 ,  H01L2225/06524 ,  H01L2225/06541 ,  H01L2924/12042 ,  H01L2924/00

Abstract: 적층형 유연 집적 회로 소자 패키지는 유연 기판, 제1 접속 패드를 갖는 제1 유연 집적 회로 소자, 제2 접속 패드를 갖는 제2 유연 집적 회로 소자, 상기 제1 및 제2 접속 패드를 외부 장치와 전기적으로 연결하는 연결 배선, 상기 제2 유연 집적 회로 소자 상에 배치되는 유연 보호 부재 등을 포함할 수 있다. 적층형 유연 집적회로 소자 패키지는 유연 기판, 제1 접속 패드를 갖는 제1 유연 집적 회로 소자, 제2 접속 패드를 갖는 제2 유연 집적 회로 소자, 상기 제1 및 제2 접속 패드를 외부 장치와 전기적으로 연결하는 연결 배선, 상기 제2 유연 집적 회로 소자 상에 배치되는 유연 보호 부재 등을 포함할 수 있다.

Abstract translation: 根据本发明的层压柔性集成电路器件封装可以包括：柔性衬底; 第一柔性集成电路器件，具有第一连接焊盘; 具有第二连接焊盘的第二柔性集成电路器件; 将第一和第二连接焊盘电连接到外部设备的连接线; 以及设置在第二柔性集成电路装置上的柔性保护构件。 根据本发明的层压柔性集成电路器件封装可以包括：柔性衬底; 第一柔性集成电路器件，具有第一连接焊盘; 具有第二连接焊盘的第二柔性集成电路器件; 将第一和第二连接焊盘电连接到外部设备的连接线; 以及设置在第二柔性集成电路装置上的柔性保护构件。

公开(公告)号：WO2013105153A1

公开(公告)日：2013-07-18

申请号：PCT/JP2012/005426

申请日：2012-08-29

Applicant: パナソニック株式会社 ,  山下 裕貴 ,  油井 隆 ,  川端 毅 ,  萩原 清己 ,  横山 賢司

Inventor： 山下　裕貴 ,  油井　隆 ,  川端　毅 ,  萩原　清己 ,  横山　賢司

IPC: H01L25/065 ,  H01L23/12 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L23/49541 ,  H01L21/563 ,  H01L23/13 ,  H01L23/49575 ,  H01L23/5389 ,  H01L24/05 ,  H01L24/13 ,  H01L24/14 ,  H01L24/16 ,  H01L24/17 ,  H01L24/19 ,  H01L24/20 ,  H01L24/32 ,  H01L24/33 ,  H01L24/48 ,  H01L24/73 ,  H01L24/81 ,  H01L24/83 ,  H01L24/85 ,  H01L24/92 ,  H01L25/0657 ,  H01L25/18 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/13021 ,  H01L2224/13023 ,  H01L2224/14136 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/1703 ,  H01L2224/2101 ,  H01L2224/211 ,  H01L2224/215 ,  H01L2224/26145 ,  H01L2224/32013 ,  H01L2224/32058 ,  H01L2224/32059 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/32245 ,  H01L2224/3312 ,  H01L2224/48091 ,  H01L2224/48105 ,  H01L2224/48227 ,  H01L2224/48247 ,  H01L2224/48463 ,  H01L2224/48465 ,  H01L2224/73204 ,  H01L2224/73207 ,  H01L2224/73209 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2224/73267 ,  H01L2224/81193 ,  H01L2224/82101 ,  H01L2224/82106 ,  H01L2224/83104 ,  H01L2224/85 ,  H01L2224/92 ,  H01L2224/92127 ,  H01L2224/92225 ,  H01L2224/92247 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/0652 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/18162 ,  H01L2924/30107 ,  H01L2924/381 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/19 ,  H01L2224/11 ,  H01L2224/81 ,  H01L2224/83 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 　電極２０ａ及び２０ｂを持つチップ６の外縁に拡張部１を設けてなる拡張型半導体チップ３１上に、電極２４を持つチップ５が搭載されている。電極２０ａと電極２４とが導電部材８により電気的に接続されている。チップ６上における導電部材８の配置領域の外側から拡張部１上に亘って再配線構造２が形成されている。拡張部１上に、電極２０ｂと再配線構造２を介して電気的に接続された接続端子２１が形成されている。

Abstract translation: 具有电极（24）的芯片（5）安装在通过在具有电极（20a，20b）的芯片（6）的外边缘上设置扩展部（1）形成的扩展半导体芯片（31）上。 电极（20a）和电极（24）通过导电构件（8）电连接。 从导电构件（8）布置在芯片（6）到膨胀部分（1）的顶部的区域的外侧形成重新布线结构（2）。 在膨胀部（1）上形成有经由再配线结构（2）与电极（20b）电连接的连接端子（21）。

公开(公告)号：WO2005041360A1

公开(公告)日：2005-05-06

申请号：PCT/US2003/030640

申请日：2003-09-30

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  VOLANT, Richard, P. ,  PETRARCA, Kevin, S. ,  WALKER, George, F.

Inventor： VOLANT, Richard, P. ,  PETRARCA, Kevin, S. ,  WALKER, George, F.

IPC: H01R12/00

CPC classification number: H01L25/0657 ,  H01L21/568 ,  H01L21/6835 ,  H01L23/5387 ,  H01L24/24 ,  H01L24/82 ,  H01L25/0652 ,  H01L25/50 ,  H01L2221/68359 ,  H01L2221/68372 ,  H01L2224/04042 ,  H01L2224/04105 ,  H01L2224/05554 ,  H01L2224/18 ,  H01L2224/24137 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/49431 ,  H01L2224/49433 ,  H01L2224/73209 ,  H01L2224/73259 ,  H01L2224/73267 ,  H01L2224/82005 ,  H01L2224/9222 ,  H01L2225/06524 ,  H01L2225/06527 ,  H01L2225/06579 ,  H01L2225/06589 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01019 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/1461 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/3511 ,  H01L2924/00014 ,  H01L2924/00

Abstract: A three-dimensional package consisting of a plurality of folded integrated circuit chips (100, 110, 120) is described wherein at least one chip provides interconnect pathways for electrical connection to additional chips of the stack, and at least one chip (130) is provided with additional interconnect wiring to a substrate (500), package or printed circuit board. Further described, is a method of providing a flexible arrangement of interconnected chips that are folded over into a three-dimensional arrangements to consume less aerial space when mounted on a substrate, second-level package or printed circuit board.

Abstract translation: 描述了由多个折叠的集成电路芯片（100,110,120）组成的三维封装，其中至少一个芯片提供用于与堆叠的附加芯片电连接的互连路径，并且至少一个芯片（130）是 具有附加到衬底（500），封装或印刷电路板的互连布线。 进一步描述的是提供互连芯片的柔性布置的方法，其被折叠成三维布置以在安装在基板，二级封装或印刷电路板上时消耗较少的空中空间。

公开(公告)号：WO2004029680A2

公开(公告)日：2004-04-08

申请号：PCT/US0328811

申请日：2003-09-12

Applicant: INTEL CORP

Inventor： TOWLE STEVEN

IPC: G02B6/42 ,  H01L31/02 ,  H01S5/02 ,  H01S5/022 ,  G02B6/00

CPC classification number: G02B6/4214 ,  G02B6/4232 ,  H01L21/568 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/16227 ,  H01L2224/73209 ,  H01L2224/92144 ,  H01L2924/18162 ,  H01S5/02

Abstract: An electrooptic assembly including a microelectronic package and an optical substrate, wherein the optical substrate includes a coupler and a waveguide. An electrooptic element is disposed to convert an electrical signal from the microelectronic package to an optical signal for transmission to the coupler and waveguide, and/or to receive an optical signal and convert it to an electrical signal for transmission to the microelectronic package.

Abstract translation: 一种包括微电子封装和光学衬底的电光组件，其中所述光学衬底包括耦合器和波导。 设置电光元件以将来自微电子封装的电信号转换为光信号以传输到耦合器和波导，和/或接收光信号并将其转换为电信号以传输到微电子封装。

公开(公告)号：WO2017052652A1

公开(公告)日：2017-03-30

申请号：PCT/US2015/052475

申请日：2015-09-25

Applicant: INTEL CORPORATION

Inventor： JUN, Kimin ,  MUELLER, Brennen ,  FISCHER, Paul

IPC: H01L25/065 ,  H01L23/48

CPC classification number: H01L23/48 ,  H01L21/6835 ,  H01L23/5389 ,  H01L24/05 ,  H01L24/08 ,  H01L24/13 ,  H01L24/16 ,  H01L24/17 ,  H01L24/19 ,  H01L24/20 ,  H01L24/24 ,  H01L24/73 ,  H01L24/80 ,  H01L24/81 ,  H01L24/82 ,  H01L24/92 ,  H01L25/0657 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2221/68354 ,  H01L2221/68368 ,  H01L2221/68381 ,  H01L2224/04 ,  H01L2224/05567 ,  H01L2224/08145 ,  H01L2224/13022 ,  H01L2224/131 ,  H01L2224/16145 ,  H01L2224/16147 ,  H01L2224/1703 ,  H01L2224/24146 ,  H01L2224/73201 ,  H01L2224/73209 ,  H01L2224/73251 ,  H01L2224/73259 ,  H01L2224/80006 ,  H01L2224/80099 ,  H01L2224/80201 ,  H01L2224/80203 ,  H01L2224/80213 ,  H01L2224/8083 ,  H01L2224/80895 ,  H01L2224/81005 ,  H01L2224/81099 ,  H01L2224/81191 ,  H01L2224/81201 ,  H01L2224/81203 ,  H01L2224/8121 ,  H01L2224/81815 ,  H01L2224/8183 ,  H01L2224/81895 ,  H01L2224/9212 ,  H01L2224/92124 ,  H01L2224/9222 ,  H01L2224/92224 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06524 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2225/06568 ,  H01L2924/10157 ,  H01L2924/00014 ,  H01L2224/80 ,  H01L2224/82 ,  H01L2224/19 ,  H01L2224/08 ,  H01L2924/014

Abstract: Hybrid bonding is described for combining one semiconductor die with another. Some embodiments include attaching small dies on a wafer to a temporary carrier, aligning the dies over a plurality of larger host dies on a host wafer using the temporary carrier, applying the small dies against the host dies using the temporary carrier so that a subset of the small dies bond to respective host dies, separating the temporary carrier so that the subset of bonded small dies are attached to a respective host die and the remaining small dies are separated with the temporary carrier, singulating the host dies, and packaging the host dies.

Abstract translation: 描述了用于将一个半导体管芯与另一个半导体管芯组合的混合结合。 一些实施例包括将晶片上的小模具附接到临时载体上，使用临时载体将模具对准主晶片上的多个较大的主模具，使用临时载体将小模具施加到主模具上，使得 小型管芯与相应的主体管芯接合，分离临时载体，使得粘合的小型管芯的子集连接到相应的主管模具上，剩余的小型管芯与临时载体分离，分离主体模具，并将主体模具 。

公开(公告)号：WO2013192194A1

公开(公告)日：2013-12-27

申请号：PCT/US2013/046345

申请日：2013-06-18

Applicant: INVENSAS CORPORATION

Inventor： MOHAMMED, Ilyas ,  HABA, Belgacem

IPC: H01L25/065 ,  H01L23/538 ,  H01L23/00

CPC classification number: H01L23/5389 ,  H01L21/561 ,  H01L21/568 ,  H01L24/16 ,  H01L24/24 ,  H01L24/25 ,  H01L24/73 ,  H01L24/82 ,  H01L24/92 ,  H01L24/96 ,  H01L25/0655 ,  H01L2224/0401 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/131 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/24011 ,  H01L2224/2405 ,  H01L2224/24137 ,  H01L2224/24146 ,  H01L2224/25171 ,  H01L2224/25175 ,  H01L2224/25177 ,  H01L2224/73209 ,  H01L2224/821 ,  H01L2224/92124 ,  H01L2224/92133 ,  H01L2224/96 ,  H01L2924/01322 ,  H01L2924/07811 ,  H01L2924/12042 ,  H01L2924/15311 ,  H01L2924/3511 ,  H01L2224/82 ,  H01L2224/11 ,  H01L2924/014 ,  H01L2924/00

Abstract: A microelectronic assembly (10) tolerant to misplacement of microelectronic elements (12) therein may include a molded structure (40) containing a plurality of microelectronic elements (12). Each microelectronic element has element contacts (28) having first and second dimensions in respective first and second directions that are transverse to each other, where the first dimension is at least twice the second dimension. In addition, the assembly may include a conductive redistribution layer (50) including conductive vias (70) extending through a dielectric layer (42) to the element contacts (28) of the respective microelectronic elements (12), where the conductive vias (70) have a third dimension in a third direction and a fourth dimension in a fourth direction, and where the fourth direction is transverse to the third and first directions and the fourth dimension is greater than the third dimension.

Abstract translation: 容纳其中微电子元件（12）的错位的微电子组件（10）可包括包含多个微电子元件（12）的模制结构（40）。 每个微电子元件具有元件触点（28），其具有彼此横向的相应的第一和第二方向的第一和第二尺寸，其中第一尺寸至少是第二尺寸的两倍。 此外，组件可以包括导电再分配层（50），其包括延伸穿过介电层（42）到各个微电子元件（12）的元件触点（28）的导电通孔（70），其中导电通孔（70） ）在第三方向上具有第三尺寸，在第四方向上具有第四尺寸，并且其中第四方向横向于第三方向和第一方向，而第四尺寸大于第三尺寸。

公开(公告)号：WO2013052324A3

公开(公告)日：2013-10-31

申请号：PCT/US2012057204

申请日：2012-09-26

Applicant: INVENSAS CORP

Inventor： CRISP RICHARD DEWITT ,  ZOHNI WAEL ,  HABA BELGACEM ,  LAMBRECHT FRANK

IPC: G11C5/04 ,  G11C5/06 ,  H01L23/00 ,  H01L23/31 ,  H01L23/34 ,  H01L23/498 ,  H01L23/538 ,  H01L25/065 ,  H01L25/18

CPC classification number: H01L25/0655 ,  G11C5/04 ,  G11C5/063 ,  H01L23/13 ,  H01L23/3128 ,  H01L23/49838 ,  H01L23/50 ,  H01L24/19 ,  H01L24/20 ,  H01L24/24 ,  H01L24/73 ,  H01L24/92 ,  H01L25/0652 ,  H01L25/0657 ,  H01L25/18 ,  H01L2224/02375 ,  H01L2224/02379 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05554 ,  H01L2224/0557 ,  H01L2224/06155 ,  H01L2224/06156 ,  H01L2224/06181 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/24145 ,  H01L2224/48145 ,  H01L2224/73204 ,  H01L2224/73207 ,  H01L2224/73209 ,  H01L2224/73257 ,  H01L2224/9202 ,  H01L2225/06506 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06524 ,  H01L2225/06541 ,  H01L2225/06551 ,  H01L2225/06562 ,  H01L2225/06565 ,  H01L2225/06589 ,  H01L2924/00014 ,  H01L2924/01322 ,  H01L2924/1431 ,  H01L2924/1432 ,  H01L2924/1434 ,  H01L2924/1436 ,  H01L2924/1438 ,  H01L2924/15311 ,  H01L2924/157 ,  H01L2924/15787 ,  H01L2924/15788 ,  H01L2924/1579 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/19105 ,  H01L2924/3011 ,  H01L2924/00 ,  H01L2224/05552 ,  H01L2924/00012

Abstract: A microelectronic package 100 includes a microelectronic element 101 having a memory storage array. Terminals 104 on a surface 110 of a substrate 102 are configured for connection to an external component. Substrate contacts 121 exposed at an opposite surface 108 of the substrate 102 face and are joined to element contacts 111 of the microelectronic element 101. The terminals can include first terminals 104 arranged at positions within first and second sets 114, 124 thereof disposed on respective opposite sides of a theoretical axis 132. Each set of first terminals 104 can be configured to carry address information usable by circuitry within the microelectronic package 100 to determine an addressable memory location in the memory storage array. The signal assignments of the first terminals 104 in the first set 114 can be a mirror image of the signal assignments of the first terminals in the second set 124.

Abstract translation: 微电子封装100包括具有存储器存储阵列的微电子元件101。 衬底102的表面110上的端子104被配置用于连接到外部组件。 暴露在衬底102的相对表面108处的衬底触点121面向并且连接到微电子元件101的元件触点111.端子可以包括布置在第一组114和第二组124内的位置处的第一端子104， 理论轴132的侧面。每组第一端子104可以被配置为携带微电子封装100内的电路可用的地址信息，以确定存储器存储阵列中的可寻址存储器位置。 第一组114中的第一终端104的信号分配可以是第二组124中的第一终端的信号分配的镜像。