公开(公告)号：WO2012105367A1

公开(公告)日：2012-08-09

申请号：PCT/JP2012/051412

申请日：2012-01-24

申请人： 信越化学工業株式会社 ,  秋山 昌次

发明人： 秋山　昌次

IPC分类号： H01L21/02 ,  H01L21/20 ,  H01L27/12

CPC分类号： H01L21/76 ,  H01L21/02381 ,  H01L21/02532 ,  H01L21/02667 ,  H01L21/185 ,  H01L21/302 ,  H01L21/76251 ,  H01L29/78603

摘要： 　本発明は、貼り合わせ法により単結晶シリコン層の表面および内部に生じた欠陥を比較的低温かつ短時間の処理で低減する方法を提供することを目的とする。すなわち本発明は、耐熱温度が８００℃以上である材料から選択されるハンドル基板上に貼り合わせ法により単結晶シリコン層を形成し貼り合わせ基板を得る工程と、該貼り合わせ基板の単結晶シリコン層上にアモルファスシリコンを堆積する工程と、８００℃以上の熱処理を加える工程とを含むＳＯＩウェーハの製造方法に関する。

摘要翻译： 本发明的目的是提供一种通过在短时间内在相对低的温度下进行的处理，通过接合方法在单晶硅层的表面和内部产生的缺陷的方法。 具体地说，本发明涉及一种SOI晶片的制造方法，其特征在于，包括：使用上述接合方法在手柄基板上形成单晶硅层的步骤，该工序基板选自耐热温度等于或等于 大于800℃，得到粘合基材; 在接合衬底的单晶硅层上沉积非晶硅的步骤; 以及在等于或大于800℃的温度下进行热处理的步骤。

公开(公告)号：WO00048238A1

公开(公告)日：2000-08-17

申请号：PCT/FR2000/000308

申请日：2000-02-09

IPC分类号： F16J3/02 ,  B81B3/00 ,  B81C1/00 ,  C23C14/06 ,  C23C16/30 ,  H01L21/02 ,  H01L21/18 ,  H01L21/762 ,  H01L27/12 ,  H01L21/20

CPC分类号： B81C1/00666 ,  B81C2201/0167 ,  H01L21/185 ,  H01L21/76254 ,  Y10T428/12528 ,  Y10T428/31678

摘要： The invention concerns a multilayer structure with controlled internal stresses comprising successively: a first main layer (110a), at least a first stress-adapting layer (130) in contact with the first main layer, at least a second stress-adapting layer (120) placed in contact by adherence with said first stress-adapting layer and a second main layer (110b) in contact with the second stress-adapting layer, the first and second stress-adapting layers having contact stresses with the first and second main layers. The invention is useful for electronic circuits and diaphragm devices.

摘要翻译： 本发明涉及具有受控内应力的多层结构，包括：第一主层（110a），与第一主层接触的至少第一应力适应层（130），至少第二应力适应层 ）通过与所述第一应力适应层的粘附和与第二应力适应层接触的第二主层（110b）而接触，第一和第二应力适应层具有与第一和第二主层的接触应力。 本发明对于电子电路和隔膜装置是有用的。

公开(公告)号：WO2016073460A1

公开(公告)日：2016-05-12

申请号：PCT/US2015/058802

申请日：2015-11-03

申请人： THE REGENTS OF THE UNIVERSITY OF CALIFORNIA

发明人： DAYEH, Shadi A. ,  CHEN, Renjie

IPC分类号： H01L21/20 ,  H01L21/3213 ,  H01L21/447

CPC分类号： H01L24/83 ,  G02B6/13 ,  H01L21/185 ,  H01L21/187 ,  H01L21/28575 ,  H01L21/8252 ,  H01L21/8258 ,  H01L24/29 ,  H01L27/0605 ,  H01L2224/29082 ,  H01L2224/29155 ,  H01L2224/29164 ,  H01L2224/29166 ,  H01L2224/29171 ,  H01L2224/29184 ,  H01L2224/29187 ,  H01L2224/83203 ,  H01L2224/8383 ,  H01L2924/05042 ,  H01L2924/05432 ,  H01L2924/05442 ,  H01L2924/20107 ,  H01S5/0215

摘要： A method for integrating III-V semiconductor materials onto a rigid host substrate deposits a thin layer of reactive metal film on the rigid host substrate. The layer can also include a separation layer of unreactive metal or dielectric, and can be patterned. The unreactive metal pattern can create self-aligned device contacts after bonding is completed. The III-V semiconductor material is brought into contact with the thin layer of reactive metal. Bonding is by a low temperature heat treatment under a compressive pressure. The reactive metal and the functional semiconductor material are selected to undergo solid state reaction and form a stable alloy under the low temperature heat treatment without degrading the III-V material. A semiconductor device of the invention includes a functional III-V layer bonded to a rigid substrate via an alloy of a component of the functional III-V layer and a metal that bonds to the rigid substrate.

摘要翻译： 将III-V半导体材料集成到刚性主体衬底上的方法在刚性主体衬底上沉积薄层的反应性金属膜。 该层还可以包括非反应性金属或电介质的分离层，并且可以被图案化。 接合完成后，非反应性金属图案可以产生自对准的器件触点。 III-V族半导体材料与薄层的反应性金属接触。 粘合是通过在压缩压力下的低温热处理。 选择反应性金属和功能性半导体材料进行固相反应，并在低温热处理下形成稳定的合金，而不降解III-V材料。 本发明的半导体器件包括通过功能III-V层的组分与键合到刚性衬底的金属的合金结合到刚性衬底的功能III-V层。

公开(公告)号：WO2015123534A1

公开(公告)日：2015-08-20

申请号：PCT/US2015/015842

申请日：2015-02-13

申请人： DOW CORNING CORPORATION

发明人： LOBODA, Mark J. ,  CHUNG, Gilyong

IPC分类号： H01L29/778 ,  H01L29/201 ,  H01L29/20

CPC分类号： H01L29/7786 ,  H01L21/185 ,  H01L29/2003 ,  H01L29/201

摘要： A device substrate suitable for forming a group III - N semiconductor device, the device substrate comprises a crystalline silicon wafer (100), an optional layer of CVD 3C-SiC (105) of thickness 50-1000 nm formed over the silicon substrate, a layer (110) of AIN of thickness 10-250 nm formed over the silicon substrate, or over the 3C-SiC layer when used, a buffer layer (115) formed of a plurality of films selected from the group of GaN, AIN and Al x Ga (1-X) N (0 x Ga (1-X) N (0.4>x>0.2) is formed over the buffer layer. A passivation layer (130) of GaN layer or silicon nitride layer may be deposited over the barrier layer. The layer are deposited in the MOCVD chamber.

摘要翻译： 一种适于形成III-N族半导体器件的器件衬底，器件衬底包括晶体硅晶片（100），在硅衬底上形成厚度为50-1000nm的任选的CVD 3C-SiC（105）层， 在硅衬底上形成的厚度为10-250nm的AIN层（110），或者当使用时在3C-SiC层上方形成由多个选自GaN，AlN和Al x Ga的膜形成的缓冲层（115） （1-X）N（0 x> 0.2）的势垒（电子供给）层（125）。 可以在阻挡层上沉积GaN层或氮化硅层的钝化层（130）。 该层沉积在MOCVD室中。

公开(公告)号：WO01018853A1

公开(公告)日：2001-03-15

申请号：PCT/FR2000/002468

申请日：2000-09-07

IPC分类号： H01L21/02 ,  H01L21/04 ,  H01L21/18 ,  H01L21/76

CPC分类号： H01L21/7602 ,  H01L21/0445 ,  H01L21/185

摘要： The invention concerns a method for electrically conductive bonding between a surface of a first semiconductor element (10) and a surface of a second semiconductor element (12) using heat treatment. The method consists in: pressing said surfaces against each other with at least an intermediate layer (11, 15, 16, 13) of a material designed to ensure, after the heat treatment, an electrically conductive bonding between the two surfaces, the deposited layers being selected so that the heat treatment does not cause a reaction product between said material and the semiconductor elements (10, 12); then in carrying out the heat treatment. For example, the first and second semiconductor elements (10, 12) are SiC, the intermediate layer comprising a tungsten film (11, 13) and a silicon film (15, 16), the resulting mixture (14) comprising WSi2.

摘要翻译： 本发明涉及使用热处理在第一半导体元件（10）的表面和第二半导体元件（12）的表面之间进行导电接合的方法。 该方法包括：将至少一个材料的中间层（11,15,16,13）彼此相对地挤压，该中间层被设计成确保在热处理之后两个表面之间的导电接合，沉积层 使得所述热处理不会在所述材料和所述半导体元件（10,12）之间引起反应产物; 然后进行热处理。 例如，第一和第二半导体元件（10,12）是SiC，中间层包括钨膜（11,13）和硅膜（15,16），所得到的混合物（14）包括WSi2。

公开(公告)号：WO2017072446A1

公开(公告)日：2017-05-04

申请号：PCT/FR2016/052784

申请日：2016-10-26

申请人： COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES

发明人： COUDURIER, Nicolas ,  FAVRE, Wilfried

IPC分类号： H01L31/0352 ,  H01L31/047 ,  H01L23/00 ,  H01L21/18 ,  H01L31/0475

CPC分类号： H01L31/047 ,  H01L21/185 ,  H01L24/80 ,  H01L31/0475 ,  H01L2224/83948 ,  Y02E10/50

摘要： Le procédé comprend les étapes suivantes: a)Fournir des briques (1) destinées à être assemblées pour former au moins un assemblage, les briques (1) comportant des surfaces d'assemblage, b)Former des couches d'isolation électrique (3) de sorte à recouvrir les surfaces d'assemblage des briques (1), c)Former une couche de conduction électrique (4) entre les couches d'isolation électrique (3) de sorte à assembler des briques (1) voisines selon un plan d'assemblage et à former au moins un assemblage (5),ladite couche de conduction électrique (4) présentant une résistivité électrique inférieure ou égale à 10 -4 ohm.cm. d)Soumettre l'au moins un assemblage (5) à un traitement thermique, et e)Découper l'au moins un assemblage (5) selon un plan perpendiculaire au plan d'assemblage, l'au moins un assemblage (5) découpé formant un pavage de briques (1) découpées. L'invention concerne également un substrat composite obtenu par ledit procédé.

摘要翻译：

程序d＆oacute; 包括以下步骤：a）提供砖块（1）供使用 并且被组装以形成至少一个组件，所述砖（1）具有接合表面，b）形成电绝缘层（3）以形成; 覆盖砖（1）的接合表面，c）在电绝缘层（3）的层之间形成导电层（4） 按照组装计划组装相邻的砖块（1） 形成至少一个组件（5），所述导电层（4）呈现电阻率; 电器劣等或等于＆agr; 10-4欧姆·厘米。 d）提交至少一个组件（5）; e）在垂直于所述组装平面的平面内切割所述至少一个组件（5），所述至少一个组件（5）被切断; 形成砖块（1）切断。 本发明还涉及通过所述方法获得的复合衬底。

公开(公告)号：WO2016105396A1

公开(公告)日：2016-06-30

申请号：PCT/US2014/072213

申请日：2014-12-23

申请人： INTEL CORPORATION ,  KENNEL, Harold W. ,  METZ, Matthew V. ,  RACHMADY, Willy ,  DEWEY, Gilbert ,  MOHAPATRA, Chandra S. ,  MURTHY, Anand S. ,  KAVALIEROS, Jack T. ,  GHANI, Tahir

发明人： KENNEL, Harold W. ,  METZ, Matthew V. ,  RACHMADY, Willy ,  DEWEY, Gilbert ,  MOHAPATRA, Chandra S. ,  MURTHY, Anand S. ,  KAVALIEROS, Jack T. ,  GHANI, Tahir

IPC分类号： H01L21/18 ,  H01L21/20

CPC分类号： H01L29/205 ,  H01L21/02455 ,  H01L21/02461 ,  H01L21/02463 ,  H01L21/02538 ,  H01L21/02546 ,  H01L21/02549 ,  H01L21/02576 ,  H01L21/02579 ,  H01L21/182 ,  H01L21/185

摘要： Semiconductor devices including a subfin including a first III-V compound semiconductor and a channel including a second III-V compound semiconductor are described. In some embodiments the semiconductor devices include a substrate including a trench defined by at least two trench sidewalls, wherein the first III-V compound semiconductor is deposited on the substrate within the trench and the second III-V compound semiconductor is epitaxially grown on the first III-V compound semiconductor. In some embodiments, a conduction band offset between the first III-V compound semiconductor and the second III-V compound semiconductor is greater than or equal to about 0.3 electron volts. Methods of making such semiconductor devices and computing devices including such semiconductor devices are also described.

摘要翻译： 描述了包括包括第一III-V族化合物半导体的子阱和包括第二III-V族化合物半导体的沟道的半导体器件。 在一些实施例中，半导体器件包括包括由至少两个沟槽侧壁限定的沟槽的衬底，其中第一III-V族化合物半导体沉积在沟槽内的衬底上，并且第二III-V族化合物半导体在第一层 III-V族化合物半导体。 在一些实施例中，第一III-V族化合物半导体和第二III-V族化合物半导体之间的导带偏移大于或等于约0.3电子伏特。 还描述了制造这种半导体器件的方法和包括这种半导体器件的计算设备。

公开(公告)号：WO2012003157A1

公开(公告)日：2012-01-05

申请号：PCT/US2011/042068

申请日：2011-06-28

申请人： CORNING INCORPORATED ,  SILICON ON INSULATOR TECHNOLOGIES S.A. ,  CHUANG, Ta Ko ,  CITES, Jeffrey S. ,  DELPRAT, Daniel ,  MOHAMED, Nadia B. ,  USENKO, Alex

发明人： CHUANG, Ta Ko ,  CITES, Jeffrey S. ,  DELPRAT, Daniel ,  MOHAMED, Nadia B. ,  USENKO, Alex

IPC分类号： H01L21/762

CPC分类号： H01L29/02 ,  H01L21/185 ,  H01L21/762 ,  H01L21/76254

摘要： A semiconductor-on-glass substrate having a relatively stiff (e.g. relatively high Young's modulus of 125 or higher) stiffening layer or layers placed between the silicon film and the glass in order to eliminate the canyons and pin holes that otherwise form in the surface of the transferred silicon film during the ion implantation thin film transfer process. The new stiffening layer may be formed of a material, such as silicon nitride, that also serves as an efficient barrier against penetration of sodium and other harmful impurities from the glass substrate into the silicon film.

摘要翻译： 一种半导体玻璃衬底，其具有相对较硬（例如相对较高的杨氏模量为125或更高）的加强层或者放置在硅膜和玻璃之间的层，以消除否则在表面上形成的峡谷和针孔 在离子注入薄膜转移过程中转移的硅膜。 新的加强层可以由诸如氮化硅的材料形成，其也用作有效阻挡钠和其它有害杂质从玻璃基板渗透到硅膜中的有效屏障。

公开(公告)号：WO99005711A1

公开(公告)日：1999-02-04

申请号：PCT/FR1998/001585

申请日：1998-07-20

IPC分类号： H01L29/06 ,  H01L21/02 ,  H01L21/18 ,  H01L21/306 ,  H01L27/12

CPC分类号： B82Y30/00 ,  B82Y10/00 ,  H01L21/185 ,  H01L21/306

摘要： The invention concerns a method for producing microstructures or nanostructures on a support, comprising the following steps: contacting one surface of a first wafer (1) in crystalline material with a surface of a second wafer (2) in crystalline material, so that the two crystalline lattices of said surfaces have at least one misalignment parameter for forming a crystalline fault network (6) and/or a stress network within the crystalline zone (8) extending on either side of the interface of the two wafers, at least one of said networks defining a microstructure or a nanostructure; thinning one (1) of the two wafers to expose the fault network and/or the stress network on a support (10) constituted by the other wafer.

摘要翻译： 本发明涉及一种用于在载体上产生微结构或纳米结构的方法，包括以下步骤：将结晶材料中的第一晶片（1）的一个表面与晶体材料中的第二晶片（2）的表面接触，使得两个 所述表面的晶格具有至少一个用于形成结晶断层网络（6）的不对准参数和/或在两个晶片的界面的任一侧上延伸的结晶区域（8）内的应力网络，所述至少一个所述 确定微结构或纳米结构的网络; 减薄两个晶片中的一个（1），以在由另一个晶片构成的支撑件（10）上露出故障网络和/或应力网络。

公开(公告)号：WO2016033557A2

公开(公告)日：2016-03-03

申请号：PCT/US2015047590

申请日：2015-08-28

申请人： UNIV VIRGINIA ,  ALIJABBARI NASER ,  WEIKLE II ROBERT M ,  BAUWENS MATTHEW

发明人： ALIJABBARI NASER ,  WEIKLE II ROBERT M ,  BAUWENS MATTHEW

IPC分类号： H01L27/095

CPC分类号： H01L21/185 ,  H01L23/48 ,  H01L29/20 ,  H01L29/66212 ,  H01L29/872 ,  H01L2224/18

摘要： A quasi-vertical Schottky diode architecture includes a topside anode contact that connects to external circuitry through an airbridge finger, a thin mesa of semiconductor material with epilayers including a bottomside highly-doped layer, a bottomside ohmic contact directly below the anode, and a host substrate onto which the diode material is bonded by a thin adhesive layer. A method of fabricating the diode architecture includes preparation of the semiconductor wafer for processing (including initial etching to expose the highly-doped epilayer, deposition of metals and annealing to form the ohmic contact, application of the adhesive layer to the host substrate, thermal compression bonding of diode wafer and host wafer, with ohmic contact side facing host wafer to form a composite wafer, etching and formation of diode mesas to isolate devices on the host substrate, lithography and formation of topside anode contact and external circuitry on host wafer).

摘要翻译： 准垂直肖特基二极管结构包括通过空中桥接手指连接到外部电路的顶侧阳极接触件，具有外延层的薄的台面半导体材料，其包括底部高度掺杂层，直接在阳极下方的底部欧姆接触，以及主体 二极管材料通过薄的粘合剂层结合到其上的衬底。 制造二极管结构的方法包括制备用于加工的半导体晶片（包括初始蚀刻以暴露高度掺杂的外延层，金属沉积和退火以形成欧姆接触，将粘合剂层应用于主基板，热压缩 二极管晶片和主晶片的接合，其欧姆接触面朝向主晶片以形成复合晶片，蚀刻和形成二极管台面以隔离主机基板上的器件，光刻和主体晶圆上的顶侧阳极接触和外部电路的形成）。