公开(公告)号：WO2013055453A2

公开(公告)日：2013-04-18

申请号：PCT/US2012/052112

申请日：2012-08-23

Applicant: CONEXANT SYSTEMS, INC. ,  WARREN, Robert, W. ,  ROSSI, Nic ,  LEE, Hyun, Jung

Inventor： WARREN, Robert, W. ,  ROSSI, Nic ,  LEE, Hyun, Jung

IPC: H01L21/60

CPC classification number: H01L24/13 ,  H01L21/561 ,  H01L23/3114 ,  H01L23/3185 ,  H01L23/538 ,  H01L23/544 ,  H01L24/03 ,  H01L24/05 ,  H01L24/06 ,  H01L24/11 ,  H01L24/14 ,  H01L24/16 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/81 ,  H01L24/85 ,  H01L24/92 ,  H01L24/94 ,  H01L24/96 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2223/54433 ,  H01L2224/033 ,  H01L2224/03334 ,  H01L2224/03828 ,  H01L2224/0384 ,  H01L2224/039 ,  H01L2224/0391 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/04105 ,  H01L2224/05124 ,  H01L2224/05647 ,  H01L2224/06136 ,  H01L2224/06155 ,  H01L2224/06177 ,  H01L2224/11002 ,  H01L2224/11334 ,  H01L2224/11849 ,  H01L2224/12105 ,  H01L2224/13023 ,  H01L2224/131 ,  H01L2224/14136 ,  H01L2224/16225 ,  H01L2224/45147 ,  H01L2224/48091 ,  H01L2224/48105 ,  H01L2224/48229 ,  H01L2224/48465 ,  H01L2224/48847 ,  H01L2224/73207 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2224/73267 ,  H01L2224/85 ,  H01L2224/92 ,  H01L2224/9211 ,  H01L2224/92163 ,  H01L2224/94 ,  H01L2224/96 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/12042 ,  H01L2924/181 ,  H01L22/14 ,  H01L2223/544 ,  H01L21/78 ,  H01L2924/00014 ,  H01L2224/03 ,  H01L2224/11 ,  H01L2924/014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: There is provided a system and method for a copper stud bump wafer level package. There is provided a semiconductor package comprising a semiconductor die having a plurality of bond pads on an top surface thereof, a plurality of metallic stud bumps mechanically and electrically coupled to said plurality of bond pads, and a plurality of solder balls mechanically and electrically coupled to said plurality of metallic stud bumps. Advantageously, the metallic stud bumps may be provided using standard wirebonding equipment, avoiding the conventional wafer level package requirement for photolithography and deposition steps to provide a multi-layer metallic routing structure. As a result, reduced cycle times, lower cost, and reduced complexity may be provided. Alternative fabrication processes utilizing metallic stud bumps may also support multi-die packages with dies from different wafers and packages with die perimeter pads wirebonded to substrates.

Abstract translation: 提供了一种用于铜柱凸起晶片级封装的系统和方法。 提供一种半导体封装，其包括在其顶表面上具有多个接合焊盘的半导体管芯，多个金属突起，其机械和电耦合到所述多个接合焊盘，以及多个焊球，机械地和电耦合到 所述多个金属柱凸起。 有利地，可以使用标准引线键合设备来提供金属柱凸块，避免用于光刻和沉积步骤的常规晶片级封装要求以提供多层金属布线结构。 因此，可以提供缩短的循环时间，降低成本和降低的复杂性。 使用金属柱凸块的替代制造工艺也可以支持具有来自不同晶片和封装的多管芯封装，其中芯片周边焊盘与衬底引线键合。

公开(公告)号：WO2016174758A1

公开(公告)日：2016-11-03

申请号：PCT/JP2015/062942

申请日：2015-04-30

Applicant: オリンパス株式会社

Inventor： 近藤　亨

IPC: H04N5/369 ,  H01L27/146

CPC classification number: H01L27/14636 ,  H01L23/60 ,  H01L24/06 ,  H01L24/08 ,  H01L24/48 ,  H01L27/0296 ,  H01L27/146 ,  H01L27/14634 ,  H01L2224/05554 ,  H01L2224/06131 ,  H01L2224/06135 ,  H01L2224/06152 ,  H01L2224/06155 ,  H01L2224/06177 ,  H01L2224/08145

Abstract: 固体撮像装置は、光電変換素子が配された第１基板と、第１基板に積層して配置され、光電変換素子の電荷に基づく信号を読み出すための読み出し回路および制御回路を含む周辺回路の少なくとも一部が配された第２基板と、第１基板に設けられ、第１基板の外部に向かって電気的に接続可能に設けられた接続表面を有する電極部と、第１基板と第２基板との間に配置され、第１基板および第２基板とを電気的に接続する基板接続部と、第２基板において、基板接続部のうち電極部に接続された基板接続部と周辺回路との間の回路に接続された静電保護回路と、を備え、第１基板および第２基板が積層される積層方向から見るとき、静電保護回路は、基板接続部のいずれとも重ならない位置に配置されている。

Abstract translation: 该固体摄像装置设置有：设置光电转换元件的第一基板; 第二基板，其通过层压在第一基板上而布置，并且其中设置有至少一些外围电路，所述外围电路包括控制电路和读出电路，用于基于光电转换元件的电荷读出信号 ; 电极部，其设置在所述第一基板中，并且具有设置成面对所述第一基板的外侧的连接面，使得所述连接面能够电连接; 基板连接部分，其设置在第一基板和第二基板之间，并且将第一基板和第二基板彼此电连接; 以及静电保护电路，其连接到所述外围电路和连接到所述基板连接部中的所述电极部的基板连接部之间的电路，所述静电保护电路位于所述第二基板中。 当从层叠第一基板和第二基板的层叠方向观察时，静电保护电路设置在静电保护电路不与任何一个基板连接部分重叠的位置。

公开(公告)号：WO2015125492A1

公开(公告)日：2015-08-27

申请号：PCT/JP2015/000842

申请日：2015-02-23

Applicant: パナソニック株式会社

Inventor： 宇治田　信二 ,  稲田　裕 ,  森田　竜夫

IPC: H03K17/687 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/337 ,  H01L21/338 ,  H01L21/768 ,  H01L21/822 ,  H01L23/522 ,  H01L27/04 ,  H01L27/095 ,  H01L27/098 ,  H01L29/41 ,  H01L29/778 ,  H01L29/808 ,  H01L29/812 ,  H02M1/08

CPC classification number: H03K17/6871 ,  H01L23/4824 ,  H01L23/5226 ,  H01L24/05 ,  H01L24/06 ,  H01L24/45 ,  H01L27/0605 ,  H01L27/0883 ,  H01L27/095 ,  H01L27/098 ,  H01L29/1066 ,  H01L29/2003 ,  H01L29/41758 ,  H01L29/7786 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/06051 ,  H01L2224/06177 ,  H01L2224/131 ,  H01L2224/81801 ,  H01L2924/00014 ,  H01L2924/13055 ,  H01L2924/13091 ,  H02M3/158 ,  H02M3/1588 ,  H03K17/04123 ,  H03K17/162 ,  H03K17/6877 ,  H03K2017/6875 ,  H03K2217/0063 ,  H03K2217/0072 ,  Y02B70/1466 ,  H01L2924/00 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2224/45099 ,  H01L2924/014

Abstract: 　高速化及び低コスト化を実現する半導体装置を提供する。　半導体装置は、ディプレッション型ＦＥＴ及びエンハンスメント型ＦＥＴを含むハイサイドゲートドライバと、ディプレッション型ＦＥＴ及びエンハンスメント型ＦＥＴを含むローサイドゲートドライバと、電界効果トランジスタであるハイサイドパワーＦＥＴ及びローサイドパワーＦＥＴとを有し、ハイサイドゲートドライバとローサイドゲートドライバとハイサイドパワーＦＥＴとローサイドパワーＦＥＴとは同一チップ内に集積化されている。

Abstract translation: 提供了实现速度增加和成本降低的半导体器件。 该半导体器件具有：包括凹陷型FET和增强型FET的高侧栅极驱动器; 包括凹陷型FET和增强型FET的低侧栅极驱动器; 以及高边功率FET，即场效应晶体管和低边功率FET。 高侧栅极驱动器，低边栅极驱动器，高端功率FET和低端功率FET集成在同一芯片中。

公开(公告)号：WO2014057908A1

公开(公告)日：2014-04-17

申请号：PCT/JP2013/077238

申请日：2013-10-07

Applicant: シャープ株式会社

Inventor： 松井　隆司 ,  堀口　武志 ,  塩田　素二

IPC: H01L21/60 ,  G02F1/1345 ,  G09F9/00

CPC classification number: H01L24/06 ,  G02F1/13452 ,  H01L23/49811 ,  H01L23/49838 ,  H01L24/14 ,  H01L24/29 ,  H01L24/81 ,  H01L24/83 ,  H01L2224/0401 ,  H01L2224/0603 ,  H01L2224/06131 ,  H01L2224/06133 ,  H01L2224/06135 ,  H01L2224/06177 ,  H01L2224/1403 ,  H01L2224/14131 ,  H01L2224/14133 ,  H01L2224/14135 ,  H01L2224/14177 ,  H01L2224/14515 ,  H01L2224/2929 ,  H01L2224/293 ,  H01L2224/81139 ,  H01L2224/81203 ,  H01L2224/8185 ,  H01L2224/83139 ,  H01L2224/83203 ,  H01L2224/83851 ,  H01L2924/12041 ,  H01L2924/3511 ,  H01L2924/381 ,  H01L2924/00014 ,  H01L2924/00

Abstract: 　駆動チップは、ベース本体と、ベース本体の長手方向の対向する辺に沿ってそれぞれ配設された２組の端子群と、２列以上で千鳥状に配置された一方の端子群において、長手方向の端子のピッチが狭い狭ピッチ部と、長手方向の端子のピッチが狭ピッチ部より広いラフピッチ部と、２組の端子群の間であって、ラフピッチ部に並設されたダミーバンプとを備えた構成とする。

Abstract translation: 该驱动芯片具有以下结构：基部主体; 两个端子组，其分别沿着基底主体的基部主体侧设置在基部主体的纵向方向上，所述侧面彼此相对; 一个端子组中的窄间距部分，其中端子以锯齿形的方式设置成两行或更多行，所述窄节段部分在纵向方向上具有窄的端子间距; 在一个端子组中的粗略俯仰部分，所述粗略俯仰部分的纵向方向上的端子间距比窄节段部分的端部间距宽; 以及设置在所述两个端子组之间的虚设凸块，所述虚设凸块平行于所述粗螺距部分设置。

公开(公告)号：WO2010064341A1

公开(公告)日：2010-06-10

申请号：PCT/JP2009/003380

申请日：2009-07-17

Applicant: パナソニック株式会社 ,  永井紀行 ,  大隅貴寿

Inventor： 永井紀行 ,  大隅貴寿

IPC: H01L21/60 ,  G01R31/28 ,  H01L21/3205 ,  H01L21/822 ,  H01L23/52 ,  H01L27/04

CPC classification number: H01L21/563 ,  G01R31/2884 ,  H01L22/32 ,  H01L24/06 ,  H01L24/13 ,  H01L24/14 ,  H01L2224/0401 ,  H01L2224/05012 ,  H01L2224/05014 ,  H01L2224/05022 ,  H01L2224/05124 ,  H01L2224/05572 ,  H01L2224/05655 ,  H01L2224/0603 ,  H01L2224/06051 ,  H01L2224/06135 ,  H01L2224/06155 ,  H01L2224/06177 ,  H01L2224/06179 ,  H01L2224/06515 ,  H01L2224/131 ,  H01L2224/13144 ,  H01L2224/1403 ,  H01L2224/14135 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/81801 ,  H01L2924/0002 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01079 ,  H01L2924/014 ,  H01L2924/351 ,  H01L2924/00014 ,  H01L2924/01014 ,  H01L2924/00 ,  H01L2224/05552

Abstract: 　半導体装置は、チップ（１０）が基板に実装された半導体装置であって、チップ（１０）に配置され、チップ（１０）の内部回路と電気的に接続するパッド群（Ａ）と、チップ（１０）のうちパッド群（Ａ）が配置された領域以外の領域に配置されたテスト用パッドパターン（Ｂ）とを備えている。パッド群（Ａ）は、チップ（１０）の主面に形成された複数のパッド（１２ａ）と、複数のパッド（１２ａ）の各々の上にバリアメタル膜を介して形成され、基板と電気的に接続するバンプ（１６ａ）とを有している。テスト用パッドパターン（Ｂ）は、チップ（１０）の主面に形成された複数のテスト用パッド（１２ｂ）と、複数のテスト用パッド（１２ｂ）の各々の上にテスト用バリアメタル膜を介して形成されたテスト用バンプ（１６ｂ）と、複数のテスト用パッド（１２ｂ）のうち互いに隣り合うテスト用パッド（１２ｂ）間を電気的に接続する配線（１１ｂ）とを有している。

Abstract translation: 提供一种其中芯片（10）安装在基板上的半导体器件。 半导体器件设置有衬垫组（A），其设置在芯片（10）上并与芯片（10）的内部电路电连接; 和用于测试的焊盘图案（B），其布置在除了垫组（A）布置的区域之外的区域上的芯片（10）上。 焊盘组（A）具有形成在芯片（10）的主表面上的多个焊盘（12a）。 以及在焊盘（12a）上分别形成有阻挡金属膜并与基板电连接的凸块（16a）。 用于测试的焊盘图案（B）具有多个用于测试的焊盘（12b），其形成在芯片（10）的主表面上; 分别在焊盘（12b）上形成有用于在其间测试的阻挡金属膜的用于测试的凸块（16b） 以及电连接在焊盘（12b）中的相邻焊盘（12b）之间的布线（11b）。

公开(公告)号：WO2013136382A1

公开(公告)日：2013-09-19

申请号：PCT/JP2012/005480

申请日：2012-08-30

Applicant: パナソニック株式会社 ,  横山 賢司 ,  川端 毅

Inventor： 横山　賢司 ,  川端　毅

IPC: H01L25/065 ,  H01L25/07 ,  H01L25/18

CPC classification number: H01L24/20 ,  H01L23/49816 ,  H01L23/5286 ,  H01L23/585 ,  H01L24/06 ,  H01L24/14 ,  H01L24/32 ,  H01L24/46 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L25/0657 ,  H01L2224/02375 ,  H01L2224/02377 ,  H01L2224/02379 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/04105 ,  H01L2224/05554 ,  H01L2224/05568 ,  H01L2224/06155 ,  H01L2224/06156 ,  H01L2224/06177 ,  H01L2224/08148 ,  H01L2224/11462 ,  H01L2224/13023 ,  H01L2224/13111 ,  H01L2224/13147 ,  H01L2224/14131 ,  H01L2224/14136 ,  H01L2224/16145 ,  H01L2224/26145 ,  H01L2224/26175 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/49176 ,  H01L2224/73204 ,  H01L2224/73207 ,  H01L2224/73215 ,  H01L2224/73265 ,  H01L2224/80903 ,  H01L2224/81193 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2924/00014 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/05552 ,  H01L2224/45099 ,  H01L2224/05599

Abstract: 　半導体装置（１００）は、配線基板（１０３）上の第２の半導体チップ（１０２）の上面において、第１の半導体チップ（１０１）の搭載領域の外周に形成されたリング状のダム部（１０９）、第１の半導体チップと第２の半導体チップとが対向する領域に、ダム部から、第１の半導体チップ又は第２の半導体チップの中央部に延伸して配置された配線（１１０）とを有する。配線（１１０）は、第１又は第２の半導体チップの中央部において、第１又は第２の半導体チップの回路形成面にある接続端子と電気的に接続され、ダム部（１０９）及び配線（１１０）は、電源配線又はグランド配線である。

Abstract translation: 半导体装置（100）具有：形成在第一半导体芯片（101）的安装区域的外周上的环状阻挡部（109），所述阻挡部位于第二半导体 芯片（102）; 以及布置在所述第一半导体芯片和所述第二半导体芯片相对的区域上的布线（110），所述布线从所述阻挡部延伸到所述第一半导体芯片或所述第二半导体芯片的中心部分。 布线（110）在第一或第二半导体芯片的中心部分电连接到形成有电路的第一或第二半导体芯片表面上的连接端子，并且阻挡部分（109）和布线（ 110）是电源线或接地线。

公开(公告)号：WO2013055453A3

公开(公告)日：2013-06-13

申请号：PCT/US2012052112

申请日：2012-08-23

Applicant: CONEXANT SYSTEMS INC ,  WARREN ROBERT W ,  ROSSI NIC ,  LEE HYUN JUNG

Inventor： WARREN ROBERT W ,  ROSSI NIC ,  LEE HYUN JUNG

IPC: H01L21/60 ,  H01L21/56 ,  H01L23/31 ,  H01L23/485 ,  H01L25/065

CPC classification number: H01L24/13 ,  H01L21/561 ,  H01L23/3114 ,  H01L23/3185 ,  H01L23/538 ,  H01L23/544 ,  H01L24/03 ,  H01L24/05 ,  H01L24/06 ,  H01L24/11 ,  H01L24/14 ,  H01L24/16 ,  H01L24/45 ,  H01L24/48 ,  H01L24/73 ,  H01L24/81 ,  H01L24/85 ,  H01L24/92 ,  H01L24/94 ,  H01L24/96 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/50 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2223/54433 ,  H01L2224/033 ,  H01L2224/03334 ,  H01L2224/03828 ,  H01L2224/0384 ,  H01L2224/039 ,  H01L2224/0391 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05124 ,  H01L2224/05647 ,  H01L2224/06136 ,  H01L2224/06155 ,  H01L2224/06177 ,  H01L2224/11002 ,  H01L2224/11334 ,  H01L2224/11849 ,  H01L2224/12105 ,  H01L2224/13023 ,  H01L2224/131 ,  H01L2224/14136 ,  H01L2224/16225 ,  H01L2224/45147 ,  H01L2224/48091 ,  H01L2224/48105 ,  H01L2224/48229 ,  H01L2224/48465 ,  H01L2224/48847 ,  H01L2224/73207 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2224/85 ,  H01L2224/92 ,  H01L2224/9211 ,  H01L2224/92163 ,  H01L2224/94 ,  H01L2224/96 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/12042 ,  H01L2924/181 ,  H01L22/14 ,  H01L2223/544 ,  H01L21/78 ,  H01L2924/00014 ,  H01L2224/03 ,  H01L2224/11 ,  H01L2924/014 ,  H01L2924/00 ,  H01L2924/00012

Abstract: There is provided a semiconductor stud bump wafer level package (110, 201, 301) and a manufacturing method thereof, comprising a semiconductor die (112, 212a, 212b, 312a, 312b) having a plurality of bond pads (130) on a top surface thereof, a plurality of metallic (e.g. copper) stud bumps (120, 220, 320) mechanically and electrically coupled to said plurality of bond pads (130), a plurality of solder balls (160, 260, 360) mechanically and electrically coupled to said plurality of metallic stud bumps (120, 220, 320) and a mould compound (140, 240, 340) encapsulating the plurality of metallic stud bumps (120, 220, 320) while exposing a top surface of each of the plurality of metallic stud bumps (120, 220, 320). In one embodiment, singulation of the wafer (101) is performed after connecting the solder balls (160) to the stud bumps (120) and subsequent testing of die proper functionality and die marking. In another embodiment, singulation of the wafer is performed before forming the mould compound (240), wherein singulated dies (212a, 212b) are mounted on a substrate (215) and subsequently encapsulated. In still another embodiment, singulated dies (312a, 312b) are mounted on a substrate (315) and bond pads (330a, 330b) at die perimeter are wire-bonded to the substrate (315), advantageously during the same manufacturing step as when the stud bumps (360) are formed, after which the moulded compound (340) is formed. Advantageously, the metallic stud bumps (120, 220, 320) may be provided using standard wirebonding equipment by directly bonding to a die bond pad (130), for example having a single aluminium finish, avoiding the conventional wafer level package requirement for photolithography and deposition steps to provide a multi-layer metallic routing structure to an array of under bump metal (UBM) pads. As a result, reduced cycle times, lower cost, and reduced complexity may be provided.

Abstract translation: 提供了一种半导体凸块晶片级封装（110,201,301）及其制造方法，其包括在顶部具有多个焊盘（130）的半导体管芯（112,212a，212b，312a，312b） 机械和电耦合到所述多个接合焊盘（130）的多个金属（例如铜）螺柱凸块（120,220,320），多个焊球（160,260,360）机械和电耦合 到所述多个金属柱形突起（120,220,320）和模制化合物（140,240,340），其在暴露多个金属柱凸块（120,220,320）的顶表面的同时， 金属柱凸起（120,220,320）。 在一个实施例中，在将焊球（160）连接到螺柱凸块（120）之后进行晶片（101）的分离，并随后测试模具的正常功能和模具标记。 在另一个实施例中，在形成模具化合物（240）之前进行晶片的分割，其中分割的裸片（212a，212b）安装在基底（215）上并随后封装。 在另一个实施例中，单个模具（312a，312b）安装在基板（315）上，并且在模具周边处的接合焊盘（330a，330b）有利地在与制造步骤 形成螺柱凸起（360），之后形成模制化合物（340）。 有利地，可以使用标准引线接合设备通过直接结合到管芯接合焊盘（130）（例如具有单个铝合金）来提供金属突起凸起（120,220,320），避免了用于光刻的常规晶片级封装要求， 沉积步骤以向下凸块金属（UBM）焊盘的阵列提供多层金属布线结构。 因此，可以提供缩短的循环时间，降低成本和降低的复杂性。

公开(公告)号：WO2011147695A1

公开(公告)日：2011-12-01

申请号：PCT/EP2011/057777

申请日：2011-05-13

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  IBM UNITED KINGDOM LIMITED ,  RAY, Sudipta, Kumar ,  PERFECTO, Eric, Daniel ,  FLEISCHMAN, Thomas

Inventor： RAY, Sudipta, Kumar ,  PERFECTO, Eric, Daniel ,  FLEISCHMAN, Thomas

IPC: H01L25/065 ,  H01L25/18 ,  H01L21/60

CPC classification number: H01L25/0657 ,  H01L23/49811 ,  H01L23/49827 ,  H01L24/04 ,  H01L24/05 ,  H01L24/06 ,  H01L24/14 ,  H01L24/16 ,  H01L25/0652 ,  H01L25/18 ,  H01L2224/0401 ,  H01L2224/0557 ,  H01L2224/06051 ,  H01L2224/06135 ,  H01L2224/06136 ,  H01L2224/06177 ,  H01L2224/06181 ,  H01L2224/1308 ,  H01L2224/13082 ,  H01L2224/131 ,  H01L2224/13111 ,  H01L2224/13116 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/14051 ,  H01L2224/14181 ,  H01L2224/16145 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/16235 ,  H01L2224/81801 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06558 ,  H01L2225/06572 ,  H01L2225/06586 ,  H01L2924/00013 ,  H01L2924/0002 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/0105 ,  H01L2924/01075 ,  H01L2924/01077 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01322 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/00014 ,  H01L2924/01046 ,  H01L2924/01028 ,  H01L2224/13099 ,  H01L2224/05552 ,  H01L2924/00

Abstract: In an apparatus for connecting integrated circuit devices, a plurality of primary electrically conductive contacts and a plurality of primary electrically conductive pillars are electrically coupled to a primary integrated circuit device. The plurality of primary electrically conductive contacts form a pattern corresponding to secondary electrically conductive contacts disposed on one or more secondary integrated circuit devices. The plurality of primary electrically conductive pillars extends away from the primary integrated circuit device. The plurality of primary electrically conductive pillars forms a pattern that corresponds to substrate electrically conductive contacts that are disposed on a substrate. The plurality of primary electrically conductive pillars and associated connecting material provide a standoff height between the primary integrated circuit device and the substrate that is greater than or equal to a height of the one or more secondary integrated circuit devices.

Abstract translation: 在用于连接集成电路器件的装置中，多个初级导电触头和多个初级导电柱电耦合到初级集成电路器件。 多个初级导电触点形成对应于设置在一个或多个次级集成电路器件上的次级导电触点的图案。 多个主导电支柱远离主集成电路装置延伸。 多个主导电柱形成对应于设置在基板上的基板导电触点的图案。 多个初级导电柱和相关联的连接材料提供主集成电路器件和衬底之间的间隔高度，其大于或等于一个或多个次级集成电路器件的高度。

公开(公告)号：WO2014163687A1

公开(公告)日：2014-10-09

申请号：PCT/US2013/076501

申请日：2013-12-19

Applicant: APPLE INC.

Inventor： FAI, Anthony ,  BOYLE, Evan, R. ,  YANG, Zhiping ,  WU, Zhonghua

IPC: H01L25/065 ,  G11C5/00 ,  H01L23/498 ,  H01L25/18

CPC classification number: H01L25/0657 ,  H01L21/4853 ,  H01L21/486 ,  H01L21/56 ,  H01L23/49811 ,  H01L23/49816 ,  H01L23/49827 ,  H01L23/49838 ,  H01L23/5283 ,  H01L23/5286 ,  H01L23/5384 ,  H01L23/552 ,  H01L23/60 ,  H01L24/06 ,  H01L24/14 ,  H01L24/45 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L24/81 ,  H01L24/85 ,  H01L25/065 ,  H01L25/18 ,  H01L25/50 ,  H01L2224/04042 ,  H01L2224/05599 ,  H01L2224/06151 ,  H01L2224/06177 ,  H01L2224/1405 ,  H01L2224/1414 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/45124 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/48091 ,  H01L2224/48106 ,  H01L2224/48227 ,  H01L2224/73253 ,  H01L2224/73257 ,  H01L2224/73265 ,  H01L2224/85399 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06527 ,  H01L2225/06537 ,  H01L2225/06548 ,  H01L2225/06555 ,  H01L2225/06562 ,  H01L2924/00014 ,  H01L2924/1443 ,  H01L2924/15311 ,  H01L2924/15312 ,  H01L2924/15313 ,  H01L2924/3025 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2224/45015 ,  H01L2924/207 ,  H01L2224/45099

Abstract: Systems and methods are provided for stacked semiconductor memory packages. Each package can include an integrated circuit ("IC") package substrate capable of transmitting data to memory dies stacked within the package over two channels. Each channel can be located on one side of the IC package substrate, and signals from each channel can be routed to the memory dies from their respective sides.

Abstract translation: 为层叠半导体存储器封装提供了系统和方法。 每个封装可以包括集成电路（“IC”）封装基板，能够通过两个通道将数据传输到堆叠在封装内的存储器管芯。 每个通道可以位于IC封装衬底的一侧，并且来自每个通道的信号可以从它们各自的侧面被引导到存储器管芯。

公开(公告)号：WO2014110401A1

公开(公告)日：2014-07-17

申请号：PCT/US2014/011089

申请日：2014-01-10

Applicant: MICRON TECHNOLOGY, INC.

Inventor： YOO, Chan ,  BOLKEN, Todd, O.

IPC: H01L23/48

CPC classification number: H01L25/105 ,  H01L21/56 ,  H01L21/561 ,  H01L21/565 ,  H01L21/566 ,  H01L21/82 ,  H01L23/3128 ,  H01L23/3142 ,  H01L23/495 ,  H01L24/03 ,  H01L24/05 ,  H01L24/06 ,  H01L24/11 ,  H01L24/13 ,  H01L24/14 ,  H01L24/17 ,  H01L24/32 ,  H01L24/48 ,  H01L24/49 ,  H01L24/73 ,  H01L24/97 ,  H01L25/0657 ,  H01L2224/02377 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05568 ,  H01L2224/05573 ,  H01L2224/05647 ,  H01L2224/05655 ,  H01L2224/05666 ,  H01L2224/06177 ,  H01L2224/1012 ,  H01L2224/1146 ,  H01L2224/11462 ,  H01L2224/11464 ,  H01L2224/12105 ,  H01L2224/1301 ,  H01L2224/13014 ,  H01L2224/13017 ,  H01L2224/13024 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/14051 ,  H01L2224/16055 ,  H01L2224/16057 ,  H01L2224/16058 ,  H01L2224/16145 ,  H01L2224/16238 ,  H01L2224/2919 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48106 ,  H01L2224/48227 ,  H01L2224/49175 ,  H01L2224/73207 ,  H01L2224/73215 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2224/92163 ,  H01L2224/92247 ,  H01L2224/97 ,  H01L2225/0651 ,  H01L2225/06513 ,  H01L2225/0652 ,  H01L2225/06565 ,  H01L2225/1023 ,  H01L2225/1041 ,  H01L2225/1058 ,  H01L2924/00014 ,  H01L2924/12042 ,  H01L2924/15184 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/351 ,  H01L2924/00012 ,  H01L2924/00 ,  H01L2924/0665 ,  H01L2224/85 ,  H01L2224/83 ,  H01L2224/45099

Abstract: Methods for making semiconductor devices are disclosed herein. A method configured in accordance with a particular embodiment includes forming a spacer material on an encapsulant such that the encapsulant separates the spacer material from an active surface of a semiconductor device and at least one interconnect projecting away from the active surface. The method further includes molding the encapsulant such that at least a portion of the interconnect extends through the encapsulant and into the spacer material. The interconnect can include a contact surface that is substantially co-planar with the active surface of the semiconductor device for providing an electrical connection with the semiconductor device.

Abstract translation: 本文公开了制造半导体器件的方法。 根据特定实施例配置的方法包括在密封剂上形成间隔物材料，使得密封剂将间隔物材料与半导体器件的有源表面和远离有源表面突出的至少一个互连件分开。 该方法还包括模制密封剂，使得互连件的至少一部分延伸穿过密封剂并进入隔离材料。 互连可以包括与半导体器件的有源表面基本共面的接触表面，用于提供与半导体器件的电连接。