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    SINGLE SIDED CHANNEL MESA POWER JUNCTION FIELD EFFECT TRANSISTOR
    1.
    发明申请
    SINGLE SIDED CHANNEL MESA POWER JUNCTION FIELD EFFECT TRANSISTOR 审中-公开

    公开(公告)号：WO2022040155A1

    公开(公告)日：2022-02-24

    申请号：PCT/US2021/046257

    申请日：2021-08-17

    Applicant: MONOLITHIC POWER SYSTEMS, INC.

    Inventor： PALA, Vipindas ,  UPPILI, Sudarsan

    IPC: H01L29/66 ,  H01L29/68 ,  H01L29/70 ,  H01L29/72 ,  H01L29/73 ,  H01L29/732

    Abstract: Junction field effect transistors (JFETs) and related manufacturing methods are disclosed herein. A disclosed JFET includes a vertical channel region located in a mesa and a first channel control region located on a first side of the mesa. The first channel control region is at least one of a gate region and a first base region. The JEFT also includes a second base region located on a second side of the mesa and extending through the mesa to contact the vertical channel region. The vertical channel can be an implanted vertical channel. The vertical channel can be asymmetrically located in the mesa towards the first side of the mesa.

    NON-VOLATILE DOUBLE SCHOTTKY BARRIER MEMORY CELL
    2.
    发明申请
    NON-VOLATILE DOUBLE SCHOTTKY BARRIER MEMORY CELL 审中-公开
    非易失性双肖特基存储单元

    公开(公告)号：WO2017218057A1

    公开(公告)日：2017-12-21

    申请号：PCT/US2017/019747

    申请日：2017-02-27

    Applicant: WESTERN DIGITAL TECHNOLOGIES, INC.

    Inventor： BEDAU, Daniel

    IPC: H01L45/00 ,  H01L27/24 ,  H01L29/68

    CPC classification number: H01L27/2436 ,  H01L27/2454 ,  H01L27/2463 ,  H01L29/685 ,  H01L45/04 ,  H01L45/1206 ,  H01L45/1226 ,  H01L45/1253 ,  H01L45/146

    Abstract: A three terminal ReRAM device, which combines a Schottky barrier transistor and a Schottky barrier ReRAM into a single device is provided. The device includes a source region (106), a drain region (108), a gate electrode (114), and a ReRAM material (110) between them, all disposed on an insulating layer (104). The ReRAM material can include a metal oxide, such as zinc or hafnium oxide. A Schottky barrier (118) forms naturally between the drain region and the ReRAM material. As voltage is applied to the gate electrode and the source region, the Schottky barrier breaks down, leading to the formation of a filament (122) across the drain region and the ReRAM material. The filament is non-volatile and short-circuits the reverse-biased barrier, keeping the device in a low resistance state. The filament can be removed by reversing the polarity of the voltage such that the device switches back to a high resistance state.

    Abstract translation: 提供了三端子ReRAM器件，其将肖特基势垒晶体管和肖特基势垒ReRAM组合成单个器件。 该器件包括全部设置在绝缘层（104）上的源极区域（106），漏极区域（108），栅极电极（114）以及它们之间的ReRAM材料（110）。 ReRAM材料可以包括金属氧化物，例如锌或氧化铪。 肖特基势垒（118）在漏极区和ReRAM材料之间自然形成。 随着电压施加到栅极电极和源极区域，肖特基势垒击穿，导致在漏极区域和ReRAM材料上形成灯丝（122）。 灯丝是非挥发性的，并使反向偏压屏障短路，使器件保持低电阻状态。 可以通过反转电压的极性来去除灯丝，以便器件切换回高电阻状态。

    MEMORY DEVICE COMPRISING A STRAINED SEMICONDUCTOR DOUBLE-HETEROSTRUCTURE AND QUANTUM DOTS
    3.
    发明申请
    MEMORY DEVICE COMPRISING A STRAINED SEMICONDUCTOR DOUBLE-HETEROSTRUCTURE AND QUANTUM DOTS 审中-公开
    包含应变半导体双重结构和量子点的存储器件

    公开(公告)号：WO2012080076A1

    公开(公告)日：2012-06-21

    申请号：PCT/EP2011/072181

    申请日：2011-12-08

    Applicant: TECHNISCHE UNIVERSITÄT BERLIN ,  PROF. DR. BIMBERG, Dieter ,  GELLER, Martin ,  NOWOZIN, Tobias ,  MARENT, Andreas

    Inventor： PROF. DR. BIMBERG, Dieter ,  GELLER, Martin ,  NOWOZIN, Tobias ,  MARENT, Andreas

    IPC: H01L29/12 ,  B82Y10/00 ,  H01L29/66 ,  H01L29/68 ,  H01L29/778 ,  H01L29/06 ,  G11C16/04 ,  H01L29/788 ,  H01L21/336

    CPC classification number: B82Y10/00 ,  H01L29/66825 ,  H01L29/788 ,  H01L29/803

    Abstract: An embodiment of the invention relates to a memory comprising a strained double-heterostructure (110) having an inner semiconductor layer (115) which is sandwiched between two outer semiconductor layers, (120, 125) wherein the lattice constant of the inner semiconductor layer differs from the lattice constants of the outer semiconductor layers, the resulting lattice strain in the double-heterostructure inducing the formation of at least one quantum dot inside the inner semiconductor layer, said at least one quantum dot being capable of storing charge carriers therein, and wherein, due to the lattice strain, the at least one quantum dot has an emission barrier (Eb) of 1,15 eV or higher, and provides an energy state density of at least three energy states per 1000 nm3, all said at least three energy states (186) being located in an energy band (DeltaWb) of 50 meV or less.

    Abstract translation: 本发明的一个实施例涉及一种包含应变双异质结构（110）的存储器，该应变双异质结构（110）具有夹在两个外半导体层之间的内半导体层（115）（120,125），其中内半导体层的晶格常数不同 从所述外部半导体层的晶格常数得到的所述双异质结构中的所得晶格应变引起在所述内部半导体层内形成至少一个量子点，所述至少一个量子点能够在其中存储电荷载流子，并且其中 由于晶格应变，至少一个量子点具有1,15eV或更高的发射势垒（Eb），并且提供每1000nm 3至少三个能态的能态密度，所有所述至少三个能量 状态（186）位于50meV以下的能带（DeltaWb）中。

    NON-VOLATILE MEMORY TRANSISTOR WITH QUANTUM WELL CHARGE TRAP
    4.
    发明申请
    NON-VOLATILE MEMORY TRANSISTOR WITH QUANTUM WELL CHARGE TRAP 审中-公开
    具有量子阱电荷陷阱的非易失性存储器晶体管

    公开(公告)号：WO2008064042A2

    公开(公告)日：2008-05-29

    申请号：PCT/US2007084707

    申请日：2007-11-14

    Applicant: ATMEL CORP ,  LOJEK BOHUMIL

    Inventor： LOJEK BOHUMIL

    IPC: H01L29/66 ,  H01L21/04 ,  H01L29/68 ,  H01L29/78

    CPC classification number: H01L29/792 ,  H01L21/28282 ,  H01L29/66833

    Abstract: Quantum well charge trap transistors are disclosed featuring an ion implanted region (37) below a stack of high- low-high bandgap materials (15, 39, 41) arranged in a sandwich structure. Source (51) and drain (53) electrodes on either side of implanted region (37), as well as a control gate (43) above the stack allow for electrical control. The implanted region, functioning to provide an offset to the threshold for conduction, is less than feature size F using a technique with spacer masks created for implantation, then removed. The quantum well (71, 75, 73) charge trap stack is built in the area where the spacers were removed with a polysilicon gate (43) atop the stack. Edges of the polysilicon gate are used for self-aligned placement of source and drain.

    Abstract translation: 量子阱阱电荷陷阱晶体管公开了以在三明治结构中布置的高低 - 高带隙材料（15,39,41）的堆叠下方的离子注入区域（37）为特征。 在注入区域（37）的任一侧上的源极（51）和漏极（53）电极以及堆叠之上的控制栅极（43）允许电控制。 用于提供传导阈值的偏移的注入区域小于使用为注入而创建的间隔物掩模的技术的特征尺寸F，然后被移除。 量子阱（71,75,73）电荷捕获叠层被构建在间隔物被堆叠顶上的多晶硅栅极（43）去除的区域中。 多晶硅栅极的边缘用于源极和漏极的自对准放置。

    ホットエレクトロントランジスタ
    5.
    发明申请
    ホットエレクトロントランジスタ 审中-公开
    热电子晶体管

    公开(公告)号：WO2007058144A1

    公开(公告)日：2007-05-24

    申请号：PCT/JP2006/322562

    申请日：2006-11-13

    Applicant: 国立大学法人 東京工業大学 ,  宮本 恭幸 ,  古屋 一仁 ,  浅田 雅洋 ,  町田 信也

    Inventor： 宮本 恭幸 ,  古屋 一仁 ,  浅田 雅洋 ,  町田 信也

    IPC: H01L29/68 ,  H01L21/331 ,  H01L29/737

    CPC classification number: H01L29/205 ,  H01L29/7371 ,  H01L29/7606 ,  H01L29/7722

    Abstract: 　エミッタ電流の最大電流密度を増大させることで充電時間を短縮し、ホットエレクトロントランジスタの更なる高速動作を実現することを目的として、ホットエレクトロントランジスタは、エミッタ電極およびエミッタ層と、コレクタ電極およびコレクタ層と、エミッタ層とコレクタ層との間の伝導電子の走行路中に真性半導体で形成される能動層と、能動層に対して設置されるゲート電極とを備えて構成される。エミッタ層は、能動層を形成する材料より伝導帯底のエネルギーが高い材料で形成される。

    Abstract translation: 可以通过增加发射极电流的最大电流密度来减少充电时间并获得热电子晶体管的更高速度的操作。 热电子晶体管包括：发射极和发射极层; 集电极和集电极层; 在发射极层和集电极层之间的导电电子的行进路径中由本征半导体形成的有源层; 以及安装在有源层上的栅电极。 发射极层由具有比形成有源层的材料更高的导带底部能量的材料形成。

    半導体素子及びその製造方法
    6.
    发明申请
    半導体素子及びその製造方法 审中-公开
    半导体元件及其制造方法

    公开(公告)号：WO2004112148A1

    公开(公告)日：2004-12-23

    申请号：PCT/JP2004/008163

    申请日：2004-06-04

    Applicant: 松下電器産業株式会社 ,  吉井 重雄 ,  大塚 信之 ,  水野 紘一 ,  鈴木 朝実良

    Inventor： 吉井 重雄 ,  大塚 信之 ,  水野 紘一 ,  鈴木 朝実良

    IPC: H01L29/68

    CPC classification number: B82Y10/00 ,  H01L29/0817 ,  H01L29/127 ,  H01L29/7371

    Abstract: A semiconductor element comprising a substrate (101), a semiconductor multilayer structure where an emitter layer (102) of an n-type III-V compound semiconductor, a base layer (105) and a collector layer (107) are formed in this order on the substrate (101), and a quantum dot barrier layer (103) interposed between the emitter layer (102) and the base layer (105). The quantum dot barrier layer (103) comprises a plurality of quantum dots (103c), and first and second barrier layers (103a, 103d) sandwiching the quantum dots (103c), respectively, from the emitter layer side and the base layer side, wherein each quantum dot (103c) has a protrusion protruding toward the base layer (105) side. The interface (d1) on the base layer (105) side in the second barrier layer (103d) and the interfaces (d2, d3) on the collector layer side and the emitter layer side in the base layer (105) have curved parts (d12, d22, d23) projecting to the collector layer (107) side in conjuction with the protrusions of the quantum dots (103c).

    Abstract translation: 一种半导体元件，包括基板（101），其中n型III-V族化合物半导体的发射极层（102），基底层（105）和集电极层（107）的顺序形成的半导体多层结构 和位于所述发射极层（102）和所述基极层（105）之间的量子点势垒层（103）。 量子点势垒层（103）包括多个量子点（103c）以及分别从发射极层侧和基极侧侧夹着量子点（103c）的第一和第二阻挡层（103a，103d） 其中每个量子点（103c）具有朝向所述基底层（105）侧突出的突起。 第二阻挡层（103d）中的基底层（105）侧的界面（d1）和基底层（105）的集电体层侧和发射极层侧的界面（d2，d3）具有弯曲部分 d12，d22，d23）与量子点（103c）的突起相结合地突出到集电极层（107）侧。

    トランジスタ素子及びその製造方法並びに発光素子及びディスプレイ
    10.
    发明申请
    トランジスタ素子及びその製造方法並びに発光素子及びディスプレイ 审中-公开
    晶体管元件及其制造方法，发光元件和显示器

    公开(公告)号：WO2007119490A1

    公开(公告)日：2007-10-25

    申请号：PCT/JP2007/055891

    申请日：2007-03-22

    Applicant: 国立大学法人大阪大学 ,  住友化学株式会社 ,  大日本印刷株式会社 ,  パイオニア株式会社 ,  株式会社リコー ,  横山 正明 ,  中山 健一

    Inventor： 横山 正明 ,  中山 健一

    IPC: H01L29/68 ,  H01L51/05 ,  H01L51/30 ,  H01L51/50 ,  H05B33/26

    CPC classification number: H01L51/0504 ,  B82Y10/00 ,  C08G2261/92 ,  H01L27/3262 ,  H01L51/0037 ,  H01L51/0046 ,  H01L51/0053 ,  H01L51/006 ,  H01L51/0078 ,  H01L51/0081 ,  H01L51/5096 ,  H01L51/5203 ,  H01L51/5296

    Abstract: 　エミッタ電極－コレクタ電極間において、低電圧で大電流変調を可能とするトランジスタ素子を提供する。また、そうしたトランジスタ素子の製造方法、また、そのトランジスタ素子有する発光素子及びディスプレイを提供する。 　トランジスタ素子はエミッタ電極３とコレクタ電極２とを有している。エミッタ電極３とコレクタ電極２との間に、半導体層５（５Ａ，５Ｂ）とシート状のベース電極４が設けられている。半導体層５は、エミッタ電極３とベース電極４との間及びコレクタ電極２とベース電極４との間に設けられて、それぞれ第２半導体層５Ｂ及び第１半導体層５Ａを構成し、さらに、ベース電極の厚さが８０ｎｍ以下であることが好ましい。また、少なくともエミッタ電極とベース電極との間又はコレクタ電極とベース電極との間には、暗電流抑制層が設けられている。

    Abstract translation: 提供了能够在发射电极和集电极之间具有低电压的大电流调制的晶体管元件。 还提供了晶体管元件的制造方法，发光元件和使用该晶体管元件的显示器。 晶体管元件包括发射电极（3）和集电极（2）。 半导体层（5）（5A，5B）和片状电极（4）布置在发射电极（3）和集电极（2）之间。 半导体层（5）配置在发射电极（3）与基极（4）之间，集电极（2）与基极（4）之间，构成第二半导体层（5B）和第一半导体层 半导体层（5A）。 此外，基极的厚度优选为80nm以下。 此外，在发射电极和基极之间或集电极和基极之间设置有暗电流抑制层。

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