公开(公告)号：CN107452747A

公开(公告)日：2017-12-08

申请号：CN201710326848.7

申请日：2017-05-10

申请人： 瑞萨电子株式会社

发明人： 川嶋祥之

IPC分类号： H01L27/11568

CPC分类号： H01L27/11568 ,  H01L21/26513 ,  H01L21/28008 ,  H01L21/28282 ,  H01L21/324 ,  H01L27/11573 ,  H01L29/0847 ,  H01L29/42344 ,  H01L29/665 ,  H01L29/66568 ,  H01L29/6659 ,  H01L29/66833 ,  H01L29/792

摘要： 本公开涉及一种制造半导体器件的方法，该半导体器件具有用于具有晕环区域的分裂栅极MONOS存储器的存储单元，其防止了存储单元中的误写以及短沟道特性的恶化。在该方法中，在不同的离子注入步骤中形成用于MONOS存储器的存储单元中的漏极区域的第一扩散层和源极区域的第二扩散层。执行步骤使得第一扩散层具有比第二扩散层更小的形成深度。在形成各层之后，通过热处理扩散第一和第二扩散层内的杂质，以形成第一扩散区域和第二扩散区域。

公开(公告)号：CN107393869A

公开(公告)日：2017-11-24

申请号：CN201710266873.0

申请日：2017-04-21

申请人： 德州仪器公司

发明人： 蔡金宇 ,  伊姆兰·汗 ,  吴小菊

IPC分类号： H01L21/77 ,  H01L27/02

CPC分类号： H01L29/7816 ,  H01L21/761 ,  H01L21/76202 ,  H01L21/76224 ,  H01L29/0619 ,  H01L29/0649 ,  H01L29/0696 ,  H01L29/1045 ,  H01L29/1087 ,  H01L29/42368 ,  H01L29/66568 ,  H01L29/66681 ,  H01L29/7833 ,  H01L21/77 ,  H01L27/02

摘要： 本发明提供一种p沟道漏极延伸金属氧化物半导体DEPMOS装置(100)，其包含经掺杂表面层(115)、在所述经掺杂表面层内界定n阱长度及宽度方向的至少一个n阱指形件(1201)。第一p阱(125a)位于所述n阱指形件的一侧上、包含p+源极(126)，且第二p阱(125b)位于所述n阱指形件的相对侧上、包含p+漏极(136)。栅极堆叠界定所述n阱指形件的在所述源极(126)与漏极(136)之间的沟道区域(120a)。场电介质层(111)位于所述经掺杂表面层的一部分上，所述部分界定有源区边界、包含第一有源区(140)，所述第一有源区(140)具有包含沿着所述宽度方向的第一有源区边界(WD边界)(140a1)的第一有源区边界(140a)。所述n阱指形件包含位于所述WD边界(140a1)的一部分上方的掺杂降低指形件边缘区域(160)。

公开(公告)号：CN107104051A

公开(公告)日：2017-08-29

申请号：CN201610096054.1

申请日：2016-02-22

申请人： 联华电子股份有限公司

发明人： 洪庆文 ,  吴家荣 ,  李怡慧 ,  刘盈成 ,  黄志森

IPC分类号： H01L21/336 ,  H01L21/265 ,  H01L21/768 ,  H01L29/78

CPC分类号： H01L29/45 ,  H01L21/26506 ,  H01L21/32053 ,  H01L21/76802 ,  H01L21/76877 ,  H01L23/535 ,  H01L29/0847 ,  H01L29/41791 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/66568 ,  H01L29/66795 ,  H01L29/78 ,  H01L29/785 ,  H01L29/66477 ,  H01L21/265 ,  H01L21/76859

摘要： 本发明公开一种半导体元件以及其制作方法，其于形成了对应外延层的第一开孔之后再形成对应栅极结构的第二开孔，并第二开孔形成之后进行预先非晶化注入制作工艺以于外延层中形成非晶区，由此避免用以形成第二开孔的制作工艺影响到非晶区的状况。以本发明的制作方法形成的半导体元件包括接触结构设置与合金层。接触结构设置于第二开孔中以与金属栅极电连接，合金层设置于金属栅极上且设置于接触结构与金属栅极之间，且合金层包括金属栅极的材料的合金。

公开(公告)号：CN107093625A

公开(公告)日：2017-08-25

申请号：CN201710249497.4

申请日：2017-04-17

申请人： 上海华虹宏力半导体制造有限公司

发明人： 段文婷

IPC分类号： H01L29/06 ,  H01L29/78 ,  H01L21/336

CPC分类号： H01L29/7835 ,  H01L29/0623 ,  H01L29/66492 ,  H01L29/66568

摘要： 本发明公开了一种双扩散漏NMOS器件，在P型衬底上有N型埋层，N型埋层之上为N型外延；N型外延中有P阱及漂移区，两者之间为双扩散漏NMOS器件的沟道区，沟道区之上的硅表面为双扩散漏NMOS器件的栅氧化层及多晶硅栅极；P阱中具有中掺杂P型区及双扩散漏NMOS器件的源区，漂移区中具有双扩散漏NMOS器件的漏区；P阱及漂移区中，还分别具有一P型掺杂层，分别位于源区及漏区的正下方。P型掺杂层有助于漂移区耗尽，提高击穿电压；位于源区下方的P型掺杂层对器件影响很小，阈值电压几乎不变。同时，由于电流通路中的漂移区浓度没有降低，保证了器件的导通电阻不会增加。本发明所述的工艺方法在没有增加掩模版的情况下有效的提高了击穿电压，没有成本增加。

公开(公告)号：CN106887466A

公开(公告)日：2017-06-23

申请号：CN201710019345.5

申请日：2017-01-11

申请人： 南京邮电大学

发明人： 袁晴雯 ,  成建兵 ,  周骏

IPC分类号： H01L29/78 ,  H01L29/06 ,  H01L29/423 ,  H01L21/336

CPC分类号： H01L29/7825 ,  H01L29/0611 ,  H01L29/4236 ,  H01L29/66568

摘要： 本发明公开了一种二维类超结LDMOS器件及其制备方法，该器件一方面采用槽型栅代替常规平面栅，同时将漏极重掺杂区延伸至与漂移区同等深度，使得漂移区超结中P柱与N柱分别接低电位与高电位，PN结在反向电场下更易耗尽；另一方面还将变掺杂思想引入新结构，将漂移区中的P柱区进行阶梯掺杂，掺杂浓度由源极至漏极逐渐降低。本发明的新型阶梯掺杂P柱区的二维类超结LDMOS结构可以消除衬底辅助耗尽效应，平衡漂移区电荷，提高器件击穿电压的同时保持了较好的导通特性；并且，工艺简单，易于制造，可进一步降低生产成本。

公开(公告)号：CN106558478A

公开(公告)日：2017-04-05

申请号：CN201610707664.0

申请日：2016-08-23

申请人： 台湾积体电路制造股份有限公司

发明人： 廖耕颍 ,  曾重宾 ,  陈柏仁 ,  陈益弘 ,  陈怡杰

IPC分类号： H01L21/027 ,  H01L21/3065 ,  H01L21/205 ,  C23C16/44

CPC分类号： H01L21/3065 ,  H01L21/0276 ,  H01L21/0337 ,  H01L21/28035 ,  H01L21/28123 ,  H01L21/3081 ,  H01L21/3085 ,  H01L21/31127 ,  H01L21/31138 ,  H01L21/31144 ,  H01L21/32137 ,  H01L21/32139 ,  H01L29/66568 ,  H01L29/66575 ,  H01L29/78 ,  H01L21/027 ,  C23C16/44

摘要： 提供了一种形成半导体器件结构的方法，半导体器件结构包括在衬底上方形成膜。半导体器件结构包括在膜上方形成第一掩模层。半导体器件结构包括在第一掩模层上方形成第二掩模层。第二掩模层暴露出第一掩模层的第一部分。半导体器件结构包括实施等离子体蚀刻和沉积工艺以去除第一掩模层的第一部分和以在第二掩模层的第一侧壁的上方形成保护层。在等离子体蚀刻和沉积工艺之后，第一掩模层暴露出膜的第二部分。半导体器件结构包括将第一掩模层和第二掩模层用作蚀刻掩模去除第二部分。本发明实施例涉及形成半导体器件结构的方法。

公开(公告)号：CN106298541A

公开(公告)日：2017-01-04

申请号：CN201610410697.9

申请日：2016-06-13

申请人： 万国半导体股份有限公司

发明人： 马督儿·博德 ,  管灵鹏 ,  卡西科·帕德马纳班 ,  哈姆扎·耶尔马兹

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/06

CPC分类号： H01L29/0634 ,  H01L21/26513 ,  H01L29/0623 ,  H01L29/0696 ,  H01L29/0878 ,  H01L29/0882 ,  H01L29/0886 ,  H01L29/1095 ,  H01L29/7818 ,  H01L29/66568 ,  H01L29/78

摘要： 本发明涉及一种用于制备超级结结构的方法，尤其涉及一种用于制备横向超级结结构的方法；一种在半导体器件中制备横向超级结结构的制备方法，使用N和P型离子注入到基极外延层中。在一些实施例中，基极外延层为本征外延层或轻掺杂外延层。该方法同时将N和P型离子注入到基极外延层中。连续重复进行外延和注入工艺，在半导体基极层上制备多个注入的基极外延层。形成所需数量的注入基极外延层之后，对半导体结构退火，形成含有交替N和P型薄半导体区的横向超级结结构。确切地说，通过离子注入工艺和后续的退火，制成交替的N和P型薄超级结层。本发明所述的制备方法，确保在横向超级结器件中实现良好的电荷控制。

公开(公告)号：CN106129043A

公开(公告)日：2016-11-16

申请号：CN201610511023.8

申请日：2016-06-30

申请人： 上海华力微电子有限公司

发明人： 颜丙勇 ,  杜宏亮

IPC分类号： H01L23/60 ,  H01L29/06 ,  H01L21/336 ,  H01L29/78

CPC分类号： H01L23/60 ,  H01L29/0623 ,  H01L29/66568 ,  H01L29/78

摘要： 本发明提供了一种提高SOI NMOS器件ESD保护能力的方法以及SOI NMOS器件。本发明的提高SOI NMOS器件ESD保护能力的方法包括：在SOI的硅顶层中进行阱区离子注入以及沟道离子注入以形成器件区域；在器件区域顶部形成栅极氧化层；在栅极氧化层上通过淀积和刻蚀形成包含栅极侧墙的栅极结构；在暴露的硅顶层表面和器件区域表面布置光刻胶层，并且部分地去除器件区域表面上的光刻胶层，从而部分地暴露器件区域表面；利用光刻胶层执行局部倾斜注入，在器件区域内形成局部ESD离子注入区域；在栅极结构两侧分别形成器件区域内的漏极和源极。

公开(公告)号：CN105914207A

公开(公告)日：2016-08-31

申请号：CN201610101485.2

申请日：2016-02-24

申请人： 格罗方德半导体公司

发明人： S·班纳

IPC分类号： H01L27/092 ,  H01L21/8258

CPC分类号： H01L21/8258 ,  H01L21/823807 ,  H01L21/8252 ,  H01L27/092 ,  H01L29/1054 ,  H01L29/161 ,  H01L29/20 ,  H01L29/66522 ,  H01L29/66568 ,  H01L29/7849 ,  H01L29/78603 ,  H01L29/78681

摘要： 本发明涉及一种用于先进沟道COMS整合的方法、设备及系统。至少一种所揭示的方法、设备及系统涉及半导体基材，可在该半导体基材上形成具有增强型电流驱动的NMOS及PMOS装置。形成具有增强型电子迁移率的第一基材。形成具有增强型电洞迁移率的第二基材。黏合该第一基材和该第二基材以供形成第三基材。在该第三基材上形成特征在于该增强型电子迁移率的第一沟道。在该第三基材上形成特征在于该增强型电洞迁移率的第二沟道。

公开(公告)号：CN105870060A

公开(公告)日：2016-08-17

申请号：CN201610252340.2

申请日：2010-09-15

申请人： 三重富士通半导体股份有限公司

发明人： 斯科特·E·汤普森 ,  达莫代尔·R·图马拉帕利

IPC分类号： H01L21/8234 ,  H01L27/088 ,  H01L29/10 ,  H01L21/336 ,  H01L29/78

CPC分类号： H01L21/823412 ,  H01L21/0262 ,  H01L21/26513 ,  H01L21/823481 ,  H01L21/823493 ,  H01L21/823807 ,  H01L21/823892 ,  H01L21/84 ,  H01L27/0207 ,  H01L27/0921 ,  H01L27/11 ,  H01L27/1104 ,  H01L29/0653 ,  H01L29/105 ,  H01L29/1079 ,  H01L29/1083 ,  H01L29/66545 ,  H01L29/66568 ,  H01L29/66628 ,  H01L29/7834 ,  H01L29/7838 ,  H01L21/82345 ,  H01L27/088 ,  H01L29/66537 ,  H01L29/7836

摘要： 公开一种降低电子装置中的功耗的系统和方法，一种电子装置和系统及用于制造和使用该电子装置和系统的方法，以及一种半导体器件。主要通过重新使用块CMOS处理流程和制造技术来实施该结构和方法。该结构和方法涉及深度耗尽沟道(DDC)设计，允许CMOS基装置相比于传统的块CMOS具有降低的西格玛VT，并能允许在沟道区域中具有掺杂剂的FET的阈值电压VT被更精确地设定。DDC设计还相比于传统的块CMOS晶体管具有强体效应，其允许对功耗进行重要的动态控制。