公开(公告)号：CN1901178B

公开(公告)日：2010-05-05

申请号：CN200510113636.8

申请日：2005-10-11

Applicant: 富士通微电子株式会社

Inventor： 泷吞丰

IPC: H01L23/498 ,  H01L23/12 ,  H01L25/00

CPC classification number: H01L25/0657 ,  H01L24/06 ,  H01L24/48 ,  H01L24/49 ,  H01L2224/05554 ,  H01L2224/05599 ,  H01L2224/32145 ,  H01L2224/48091 ,  H01L2224/48137 ,  H01L2224/48145 ,  H01L2224/48247 ,  H01L2224/48257 ,  H01L2224/4911 ,  H01L2224/49113 ,  H01L2224/4917 ,  H01L2224/49171 ,  H01L2224/49175 ,  H01L2224/85399 ,  H01L2225/0651 ,  H01L2225/06527 ,  H01L2225/06575 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01033 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/09701 ,  H01L2924/14 ,  H01L2224/45099 ,  H01L2924/00 ,  H01L2924/00012

Abstract: 本发明涉及一种继电板，其设置于设有多个半导体芯片的半导体封装中，该继电板转接用于对多个半导体芯片进行布线的线或用于对该半导体封装的引线框架和该半导体芯片进行布线的线，该继电板包括多条布线，每条布线连接至少三个焊盘。

公开(公告)号：CN101702408A

公开(公告)日：2010-05-05

申请号：CN200910221733.7

申请日：2005-03-30

Applicant: 富士通微电子株式会社

Inventor： 王文生

IPC: H01L27/115 ,  H01L23/532 ,  H01L21/8247 ,  H01L21/768

Abstract: 一种半导体装置，具有形成在半导体基板10上的层间绝缘膜30和铁电电容器46，该铁电电容器46具有下部电极38、形成在下部电极38上的铁电薄膜42、形成在铁电薄膜42上的上部电极44，该下部电极38形成在层间绝缘膜30上，并具有由贵金属或贵金属氧化物构成的导体膜36，下部电极38埋入到在层间绝缘膜30上形成的接触孔32a内，并一体地具有连接到源极/漏极区域22a的插塞部38a。

公开(公告)号：CN1842070B

公开(公告)日：2010-04-14

申请号：CN200610056852.8

申请日：2006-03-09

Applicant: 富士通微电子株式会社

Inventor： 金指和幸

IPC: H04L25/40 ,  H04L7/02 ,  H03L7/081 ,  H03L7/099

CPC classification number: H04L7/0029 ,  H04L7/0012 ,  H04L7/0331

Abstract: 一种定时恢复电路，包括：第一振荡电路，其被配置用来产生第一定时信号；第二振荡电路，其被配置用来产生第二定时信号；第一抽取电路，其耦合到第一时钟信号的供应节点和第一振荡电路，以产生通过响应于第一定时信号抽取第一时钟信号的脉冲而获得的第二时钟信号；以及第二抽取电路，其耦合到第一抽取电路和第二振荡电路，以产生通过响应于第二定时信号抽取第二时钟信号的脉冲而获得的第三时钟信号，其中第一定时信号和第二定时信号中的一个具有固定周期，而另外一个具有响应于反馈控制的周期。

公开(公告)号：CN100594552C

公开(公告)日：2010-03-17

申请号：CN200610087024.0

申请日：2006-06-12

Applicant: 富士通微电子株式会社

Inventor： 江渡聪 ,  川畑邦范 ,  三代俊哉 ,  芹泽裕司

IPC: G11C7/10

CPC classification number: G11C7/20 ,  G11C7/1072 ,  G11C7/22 ,  G11C7/225

Abstract: 本发明公开了一种用于与时钟同步地输入和输出数据的半导体存储器，其包括：时钟接收单元，用于接收所述时钟；以及命令接收单元，用于最初在接通电源之后、在低功率待用之后或在初始化之后与所述时钟同步地接收第一特定命令，然后再开始命令接收。

公开(公告)号：CN100593823C

公开(公告)日：2010-03-10

申请号：CN03156463.1

申请日：2003-08-28

Applicant: 富士通微电子株式会社

Inventor： 上田丰 ,  吉冈浩

IPC: G11C11/22

CPC classification number: G11C7/22 ,  G11C7/06 ,  G11C2207/2254 ,  G11C2207/2281

Abstract: 半导体存储装置。在存储单元阵列中设置具有铁电电容器的多个存储单元。多个检测放大器电路使各存储单元的位线的电位放大。列解码器输出用于激活检测放大器电路的激活信号。定时调整电路具有铁电电容器，用于在把从列解码器输出的激活信号发送到检测放大器电路时进行定时调整。

公开(公告)号：CN101656477A

公开(公告)日：2010-02-24

申请号：CN200910159034.4

申请日：2007-05-10

Applicant: 富士通微电子株式会社

Inventor： 长谷川守仁

IPC: H02M3/155

CPC classification number: H02M1/38 ,  H02M3/1588 ,  H03K2017/307 ,  Y02B70/1466

Abstract: 本发明公开了直流—直流变换器和用于直流—直流变换器的控制器。本发明公开了一种用于防止直通电流导致理想二极管误操作的DC-DC变换器。用于接收输入电压的第一晶体管与理想二极管相连，该理想二极管包括第二晶体管和比较器，该比较器用于检测流经第二晶体管的电流并且产生检测信号。控制电路产生用于导通和关断所述第一晶体管的开关信号，以保持输出电压为恒值。脉冲发生电路产生脉冲信号用于在所述第一晶体管导通之前关断所述第二晶体管，并且在从所述第一晶体管导通之时起的一预定时间段内保持所述第二晶体管关断。错误操作防止电路产生控制信号，该控制信号用于从所述第二晶体管关断之时到所述第一晶体管导通之时保持所述第二晶体管关断。

公开(公告)号：CN100592476C

公开(公告)日：2010-02-24

申请号：CN200580001136.3

申请日：2005-01-11

Applicant: 富士通微电子株式会社

Inventor： 酒井久弥 ,  清水纪嘉

IPC: H01L21/3205 ,  C23C14/34 ,  H01L21/28 ,  H01L21/285

CPC classification number: H01L21/76843 ,  H01L21/2855 ,  H01L21/7684 ,  H01L21/76865 ,  H01L21/76873

Abstract: 使用蚀刻阻止膜(104)以及硬掩模(105)在绝缘膜(103)上形成用于连接下层配线(101)和未图示的上层配线的导通孔(102)之后，通过本发明的一级的低功率偏压溅射法以覆盖导通孔(102)的内壁的方式在绝缘膜(103)上形成由Ta构成的基底膜(106)。在这里，从导通孔(102)的内壁面到整个绝缘膜(103)上得到很薄且均匀的膜厚的基底膜(106)。这样，能够通过比较简单的工序，使配线形成上的问题不产生，而在开口的内壁面、即从侧壁面到底面薄且均匀的形成基底膜，实现可靠性高的极微细的配线结构。

公开(公告)号：CN101636834A

公开(公告)日：2010-01-27

申请号：CN200780052210.3

申请日：2007-03-20

Applicant: 富士通微电子株式会社

Inventor： 吉村铁夫 ,  渡边健一 ,  大塚敏志

IPC: H01L21/822 ,  H01L21/82 ,  H01L27/04

CPC classification number: H01G4/005 ,  H01G4/228 ,  H01G4/33 ,  H01L23/5223 ,  H01L27/0805 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 提供一种半导体器件及其制造方法，半导体器件具有电容器，该电容器具有：绝缘膜，其形成在半导体基板1的上方；电容元件，其具有形成在绝缘膜7上的电容下部电极11b、形成在电容下部电极11b的上表面以及侧面上的介电膜13、形成在介电膜13上且比电容下部电极11b宽阔的电容上部电极19b，其中，该电容上部电极19b由金属膜的第一金属图案构成；布线19a、19b，其形成在绝缘膜7上，由所述金属膜的第二金属图案构成。

公开(公告)号：CN100585733C

公开(公告)日：2010-01-27

申请号：CN200710103037.7

申请日：2007-04-29

Applicant: 富士通微电子株式会社

Inventor： 富田浩由

IPC: G11C11/406 ,  G11C11/4074

CPC classification number: G11C11/4074 ,  G11C11/401 ,  G11C29/50 ,  G11C2029/0403 ,  G11C2207/2254 ,  H01L27/0207 ,  H01L27/10829

Abstract: 本发明提供了一种半导体器件及其制造方法，抑制了由于MOSFET的阈值的分散而造成的DRAM的刷新故障。DRAM具有用于记录将被施加到单元晶体管的背栅的背偏置电势的设置值的第一单位和用于基于记录在第一单位中的背偏置电势的设置值产生背偏置电势并将所产生的背偏置电势提供到背栅的第二单位，其中，当与单元晶体管具有相同结构并且在同一过程中制造的MOSFET的阈值大于单元晶体管应当具有的目标值时，比针对目标值的背偏置电势更浅的值被记录在第二单位中。

公开(公告)号：CN101627470A

公开(公告)日：2010-01-13

申请号：CN200780052165.1

申请日：2007-03-14

Applicant: 富士通微电子株式会社

Inventor： 王文生

IPC: H01L21/8246 ,  H01L27/105

CPC classification number: H01L27/11507 ,  H01L28/55 ,  H01L28/65

Abstract: 提供一种半导体器件及其制造方法。在具有形成于半导体衬底上的铁电电容器的半导体器件中，铁电电容器由下部电极、铁电膜以及上部电极构成该上部电极至少包括第一导电膜和形成在所述第一导电膜上的第二导电膜，所述第一导电膜由第一导电性贵金属氧化物构成，所述第二导电膜由金属氮化化合物构成，而且，在第一导电膜和第二导电膜之间夹持有由第二导电性贵金属物构成的第三导电膜和由贵金属构成的第四导电膜。