公开(公告)号：CN110729264A

公开(公告)日：2020-01-24

申请号：CN201910308673.6

申请日：2019-04-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭士玮 ,  赖志明 ,  杨超源 ,  曾健庭 ,  林威呈

IPC: H01L23/482 ,  H01L23/535 ,  H01L27/02

Abstract: 本发明的实施例提供了集成电路结构、布局图方法和系统。IC结构包括第一金属层中的第一多个金属区段，位于第一金属层上方的第二金属层中的第二多个金属区段，以及位于第二金属层上方的第三金属层中的第三多个金属区段。第一多个金属区段和第三多个金属区段中的金属区段在第一方向上延伸，以及第二多个金属区段的金属区段在与第一方向垂直的第二方向上延伸。第三多个金属区段的节距小于第二多个金属区段的节距。

公开(公告)号：CN110556300A

公开(公告)日：2019-12-10

申请号：CN201910208953.X

申请日：2019-03-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 萧志民 ,  赖建文 ,  赖志明 ,  林义雄 ,  庄正吉 ,  陈欣苹 ,  刘如淦

IPC: H01L21/48

Abstract: 本申请提供一种形成半导体装置的方法，包括提供基板，其包括材料层及硬掩模层；图案化硬掩模层以形成硬掩模线；在基板上形成间隔物层，包括在掩模幕线之上，使得间隔物层定义出多个沟槽，其中沟槽沿着硬掩模线；在间隔物层上形成抗反射层，包括在沟槽之上；在抗反射层中形成L形开口，借以暴露至少两个沟槽；以填充材料填充L形开口；蚀刻间隔物层以暴露硬掩模线；去除硬掩模线；在去除硬掩模线之后，转移间隔物层和填充材料的图案到材料层上，使得第二沟槽沿着图案；以及以导电材料填充第二沟槽。

公开(公告)号：CN110021664A

公开(公告)日：2019-07-16

申请号：CN201811446592.4

申请日：2018-11-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈志良 ,  赖志明 ,  蔡庆威 ,  杨超源 ,  曾健庭 ,  江国诚 ,  刘如淦 ,  吴伟豪 ,  林义雄 ,  张家豪 ,  周雷峻

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明的实施例描述了非平面半导体器件及其制造方法，非平面半导体器件诸如为具有一个或多个金属轨导体的鳍式场效应晶体管(finFET)。在一些情况下，一个或多个金属轨导体可以电连接至这些非平面半导体器件的栅极、源极和/或漏极区域。在这些情况下，可以利用一个或多个金属轨导体将各个非平面半导体器件的栅极、源极和/或漏极区域电连接至各种非平面半导体器件和/或其它半导体器件的其它栅极、源极和/或漏极区域。然而，在其它情况下，一个或多个金属轨导体可以与这些各个非平面半导体器件的栅极、源极和/或漏极区域隔离。这种隔离防止了一个或多个金属轨导体与这些非平面半导体器件的栅极、源极和/或漏极区域之间的电连接。

公开(公告)号：CN109817565A

公开(公告)日：2019-05-28

申请号：CN201811366486.5

申请日：2018-11-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 赖志明 ,  张世明 ,  林纬良 ,  曾晋沅 ,  刘如淦

IPC: H01L21/762 ,  H01L21/311 ,  H01L21/768

Abstract: 提供一种半导体装置结构的形成方法。此方法包括：在基底的上方形成第一层。上述第一层具有沟槽。此方法包括：在上述沟槽的内壁上形成多个第一间隔物。此方法包括：移除上述第一间隔物的一部分。此方法包括：形成填充层至上述沟槽中，以覆盖上述第一间隔物。上述填充层与上述第一间隔物一起形成带状结构。此方法包括：移除上述第一层。此方法包括：在上述带状结构的二个相向的第一侧壁上形成多个第二间隔物。此方法包括：在上述第二间隔物的多个第二侧壁上形成多个第三间隔物。此方法包括：移除上述填充层与上述第二间隔物。

公开(公告)号：CN109427775A

公开(公告)日：2019-03-05

申请号：CN201711276307.4

申请日：2017-12-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 王柏钧 ,  江庭玮 ,  赖志明 ,  庄惠中 ,  杨荣展 ,  刘如淦 ,  张世明 ,  周雅琪 ,  林义雄 ,  黄禹轩 ,  张玉容 ,  吴国晖

IPC: H01L27/088 ,  H01L21/8234

Abstract: 本申请的实施例提供了一种集成电路，包括半导体衬底、延伸到半导体衬底中的并且在半导体衬底的块状部分上面的隔离区、包括在隔离区中的部分的掩埋导电轨道、以及具有源极/漏极区和栅电极的晶体管。源极/漏极区或栅电极连接到掩埋导电轨道。本申请的实施例还提供了另一种集成电路以及形成集成电路的方法。

公开(公告)号：CN105047658B

公开(公告)日：2018-04-20

申请号：CN201410770315.4

申请日：2014-12-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 欧宗桦 ,  谢艮轩 ,  张世明 ,  黄文俊 ,  赖志明 ,  刘如淦 ,  高蔡胜

IPC: H01L27/02 ,  H01L21/027

CPC classification number: H01L21/0338 ,  H01L21/0274 ,  H01L21/0335 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/3212 ,  H01L21/32139

Abstract: 本发明提供了一种图案化半导体衬底上方的目标材料层的方法。该方法包括以下步骤：使用第一子布局在目标材料层上方形成多个第一部件，每个第一部件均具有侧壁；形成多个间隔件部件，每个间隔件部件均共形于其中一个第一部件的侧壁并具有间隔件宽度；以及使用第二子布局在目标材料层上方形成多个第二部件。该方法还包括从每个第一部件周围去除多个间隔件部件以及使用多个第一部件和多个第二部件图案化目标材料层的步骤。本文也提供了其他方法和相关联的图案化的半导体晶圆。本发明涉及用于集成电路设计和制造的方法。

公开(公告)号：CN104037122B

公开(公告)日：2017-08-15

申请号：CN201310451248.5

申请日：2013-09-27

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢铭峰 ,  曾文弘 ,  赖志明 ,  谢艮轩 ,  高蔡胜 ,  刘如淦

IPC: H01L21/768 ,  H01L23/538

Abstract: 本发明提供了一种用于在半导体器件内形成金属接触件的方法，所述方法包括在围绕至少一个栅电极的第一介电层内形成第一层接触件，第一层接触件延伸至底部衬底的掺杂区域。所述方法进一步包括在第一介电层上方形成第二介电层，并且形成延伸穿过第二介电层至第一层接触件的第二层接触件。

公开(公告)号：CN107026146A

公开(公告)日：2017-08-08

申请号：CN201610816528.5

申请日：2016-09-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 彭士玮 ,  赖志明 ,  陈俊光 ,  陈志良 ,  杨超源 ,  曾健庭 ,  萧锦涛 ,  刘如淦 ,  严永松

IPC: H01L23/528 ,  H01L23/535 ,  H01L21/60

CPC classification number: H01L23/5286 ,  H01L21/76816 ,  H01L21/76892 ,  H01L23/5226 ,  H01L23/528 ,  H01L28/00 ,  H01L24/43 ,  H01L23/535 ,  H01L24/19

Abstract: 本发明涉及具有双电源轨结构的集成芯片。在一些实施例中，集成芯片具有第一金属互连层，该第一金属互连层具有在第一方向上延伸的下金属布线。第二金属互连层具有通过第一通孔层耦合至下金属布线并且在下金属布线上方在垂直于第一方向的第二方向上延伸的多个连接销。第三金属互连层具有在下金属布线和连接销上方在第一方向上延伸的上金属布线。上金属布线通过布置在第一通孔层上方的第二通孔层的方式耦合至连接销。将连接销连接至下金属布线和上金属布线减小了连接至连接销的电流密度，从而减小电迁移和/或IR问题。本发明的实施例还涉及集成芯片及其形成方法。

公开(公告)号：CN106935584A

公开(公告)日：2017-07-07

申请号：CN201610905339.5

申请日：2016-10-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 谢艮轩 ,  赖志明 ,  刘如淦 ,  黄文俊 ,  郑文立 ,  王派伟

IPC: H01L27/02

Abstract: 本揭露是关于使用多重图案化制造集成电路的方法。提供集成电路的布局，布局具有多个集成电路特征。自布局取得一图形，图形具有多个节点，节点透过多个边连接，其中节点代表集成电路特征，而边代表集成电路特征之间的间隙。选择至少二个节点，其中被选择的节点并未直接透过一边连接，而被选择的节点共用至少一相邻节点，其中至少一相邻节点连接于N边，其中N大于2。移除连接少于N边的节点。

公开(公告)号：CN104051257B

公开(公告)日：2017-04-12

申请号：CN201410056283.1

申请日：2014-02-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 刘如淦 ,  张世明 ,  谢艮轩 ,  谢铭峰 ,  赖志明 ,  高蔡胜 ,  李佳颖 ,  谢志宏 ,  李忠儒 ,  蔡政勋 ,  包天一 ,  眭晓林

IPC: H01L21/3105 ,  H01L21/336 ,  G03F7/20

CPC classification number: H01L21/3086 ,  H01L21/0217 ,  H01L21/02186 ,  H01L21/02282 ,  H01L21/0276 ,  H01L21/0337 ,  H01L21/3081 ,  H01L21/31053 ,  H01L21/31055 ,  H01L21/31111 ,  H01L21/31144 ,  H01L21/76816 ,  H01L21/823431

Abstract: 一种形成目标图案的方法，该方法包括：在衬底上形成第一材料层；使用第一布局实施第一图案化工艺以在第一材料层中形成多个第一沟槽；使用第二布局实施第二图案化工艺以在第一材料层中形成多个第二沟槽；在多个第一沟槽和多个第二沟槽的侧壁上均形成间隔部件，间隔部件具有厚度；去除第一材料层；将间隔部件用作蚀刻掩模以蚀刻衬底；以及去除间隔部件。从而形成具有第一布局和第二布局的目标图案。本发明还提供了用于集成电路设计的间隔蚀刻工艺。