公开(公告)号：CN1188329A

公开(公告)日：1998-07-22

申请号：CN97106766.X

申请日：1997-12-08

申请人： 中国科学院上海冶金研究所

发明人： 王剑峰 ,  须国忠 ,  陈学良

IPC分类号： H01L21/8224 ,  H01L27/08

摘要： 一种带有稳定管的双极型集成电路的制造方法,其系与普通双极型集成电路的制造工艺相兼容,特点是采用二步注入法;一次形成双极型晶体管基区;另一次是用不同剂量形成稳压管的一极,并控制注入量和掺杂区深度以确定稳压管的稳定电压值,因此,本发明的电路包括一个半导体基片,该基片为第一导电型的衬底,表面上经外延生长第二导电型的外延层,该外延层经过隔离即构成双极型第二导电型晶体管的集电极或第一导型晶体管的基板,其特征在于,该外延层上某些区域经掺杂制造出一些第一导电型的区域,这些区域构成第二导电型晶体管的基极和第一导电型晶体管的集电极和发射极以及稳压二极管的一个电极。

公开(公告)号：CN108615707B

公开(公告)日：2020-08-28

申请号：CN201810149693.9

申请日：2018-02-13

申请人： 株洲中车时代电气股份有限公司

发明人： 刘国友 ,  朱春林 ,  朱利恒

IPC分类号： H01L21/8224 ,  H01L27/082 ,  H01L29/423

摘要： 本发明公开了一种具有折叠型复合栅结构的IGBT芯片的制作方法，包括：在晶圆基片上沉积二氧化硅层，晶圆基片划分为有源区和栅极区；向有源区注入N型杂质；在栅极区的指定位置形成沟槽；对注入的N型杂质扩散形成N阱区；向N阱区注入P型杂质；刻蚀二氧化硅层；热氧化形成沟槽栅和平面栅的栅氧化层，同时对P型杂质扩散形成P阱区；通过多晶硅工艺形成以折叠方式连接在一起的沟槽栅极和平面栅极作为共用栅极；多晶硅氧化；有源区表面氧化层刻蚀，形成部分N+掺杂区和P+掺杂区；沉积一层金属层连接沟槽栅有源区和平面栅有源区作为共用源极。本发明可有效避免N阱区和P阱区的杂质扩散至沟槽另一侧而对栅极区造成不必要的影响。

公开(公告)号：CN108615707A

公开(公告)日：2018-10-02

申请号：CN201810149693.9

申请日：2018-02-13

申请人： 株洲中车时代电气股份有限公司

发明人： 刘国友 ,  朱春林 ,  朱利恒

IPC分类号： H01L21/8224 ,  H01L27/082 ,  H01L29/423

摘要： 本发明公开了一种具有折叠型复合栅结构的IGBT芯片的制作方法，包括：在晶圆基片上沉积二氧化硅层，晶圆基片划分为有源区和栅极区；向有源区注入N型杂质；在栅极区的指定位置形成沟槽；对注入的N型杂质扩散形成N阱区；向N阱区注入P型杂质；刻蚀二氧化硅层；热氧化形成沟槽栅和平面栅的栅氧化层，同时对P型杂质扩散形成P阱区；通过多晶硅工艺形成以折叠方式连接在一起的沟槽栅极和平面栅极作为共用栅极；多晶硅氧化；有源区表面氧化层刻蚀，形成部分N+掺杂区和P+掺杂区；沉积一层金属层连接沟槽栅有源区和平面栅有源区作为共用源极。本发明可有效避免N阱区和P阱区的杂质扩散至沟槽另一侧而对栅极区造成不必要的影响。

公开(公告)号：CN1694264A

公开(公告)日：2005-11-09

申请号：CN200510067769.6

申请日：2005-04-26

申请人： 罗姆股份有限公司

发明人： 樱木正广 ,  园田雅彦

IPC分类号： H01L29/78 ,  H01L21/8224

CPC分类号： H01L29/1087 ,  H01L27/0266 ,  H01L29/0696 ,  H01L29/1083 ,  H01L29/78

摘要： MOS晶体管具备：第1导电型区域；第2导电型漏极区域，其被形成在所述第1导电型区域的表层部上；第2导电型源极区域，其在所述第1导电型区域的表层部上，在与所述第2导电型漏极区域之间上间隔沟道区域而被形成；栅极电极，其被形成在所述沟道区域上；第2导电型基极区域，其俯视来看被形成在所述第2导电型漏极区域的内侧上；多个第1导电型发射极区域，其在该第2导电型基极区域内的表层部上，在规定方向互上互相空以间隔而被形成；漏极接点，其跨接在互相邻接的第1导电型发射极区域和该第1导电型发射极区域间的所述第2导电型漏极区域。

公开(公告)号：CN113474878A

公开(公告)日：2021-10-01

申请号：CN201980079030.7

申请日：2019-10-14

申请人： 瑟其福耐斯特有限公司

发明人： 大卫·萨默兰

IPC分类号： H01L21/822 ,  H01L21/762 ,  H01L21/8224 ,  H01L27/082 ,  H01L29/66 ,  H01L21/8222

摘要： 描述了一种利用沟槽(203)细分半导体晶片以便提供独立电隔离区域的方法，所述独立电隔离区域可用于保持以不同电压操作的部件。还描述了一种由沉积在随后图案化的二氧化硅上的多晶硅层形成横向双极型晶体管的集电极区域和发射极区域的掩蔽和蚀刻工艺。

公开(公告)号：CN105355594A

公开(公告)日：2016-02-24

申请号：CN201510622440.5

申请日：2010-06-09

申请人： 台湾积体电路制造股份有限公司

发明人： 陈家忠 ,  陈硕懋 ,  郭晋玮 ,  刘莎莉

IPC分类号： H01L21/8224 ,  H01L27/02 ,  H01L27/082 ,  H01L27/12 ,  H01L29/06 ,  H01L29/735

CPC分类号： H01L21/8224 ,  H01L27/0207 ,  H01L27/0821 ,  H01L27/1203 ,  H01L27/1214 ,  H01L29/0692 ,  H01L29/735

摘要： 本发明提供一种集成电路结构。上述集成电路结构包括一阱区，其具有一第一导电类型。一射极，其具有相反于上述第一导电类型的一第二导电类型，上述射极位于上述阱区上方。一集极，其具有上述第二导电类型，上述集极位于上述阱区上方，且大体上环绕上述射极。一基极接触，其具有上述第一导电类型，上述基极接触位于上述阱区上方。上述基极接触将上述射极和上述集极水平隔开。至少一导电条状物，与上述射极、上述集极和上述基极接触彼此水平隔开。一介电层，位于至少一上述导电条状物的正下方，且与至少一上述导电条状物接触。本发明具有高射频频率和高电流增益，并导致闪烁噪声的降低，另外可降低工艺成本。

公开(公告)号：CN1790673A

公开(公告)日：2006-06-21

申请号：CN200510119987.X

申请日：2005-09-30

申请人： 因芬尼昂技术股份公司

发明人： T·约翰松 ,  H·诺尔斯特伦

IPC分类号： H01L21/8222 ,  H01L21/8224 ,  H01L21/8226 ,  H01L21/8228 ,  H01L27/082

CPC分类号： H01L21/8226 ,  H01L21/8224 ,  H01L27/0214 ,  H01L27/0237 ,  H01L27/0744 ,  H01L27/0821 ,  H01L29/6625 ,  H01L29/735

摘要： 一种制备I2L电路中的方法，包括(i)在衬底中形成公共的横向双极晶体管的基极和垂直双极多集电极晶体管的发射极，公共的横向晶体管的集电极和垂直多集电极晶体管的基极，以及横向晶体管的发射极(10)；(ii)由第一淀积多晶层形成共集电极/基极的接触区(7’)和横向晶体管的发射极的接触区(7”)；(iii)形成电隔离共集电极/基极的多晶接触区(7’)的隔离结构(8)；以及(iv)由第二淀积多晶层形成共基极/发射极的接触区(11’)和垂直多集电极晶体管的多个集电极(11”)。

公开(公告)号：CN1051880C

公开(公告)日：2000-04-26

申请号：CN97106766.X

申请日：1997-12-08

申请人： 中国科学院上海冶金研究所

发明人： 王剑峰 ,  须国忠 ,  陈学良

IPC分类号： H01L21/8224 ,  H01L27/06

摘要： 一种带有稳定管的双极型集成电路的制造方法，其系与普通双极型集成电路的制造工艺相兼容，特点是采用二步注入法；一次形成双极型晶体管基区；另一次是用不同剂量形成稳压管的一极，并控制注入量和掺杂区深度以确定稳压管的稳定电压值，因此，本发明的电路包括一个半导体基片，该基片为第一导电型的衬底，表面上经外延生长第二导电型的外延层，该外延层经过隔离即构成双极型第二导电型晶体管的集电极或第一导型晶体管的基极，其特征在于，该外延层上某些区域经掺杂制造出一些第一导电型的区域，这些区域构成第二导电型晶体管的基极和第一导电型晶体管的集电极和发射极以及稳压二极管的一个电极。

公开(公告)号：CN109075215B

公开(公告)日：2022-04-08

申请号：CN201780013156.5

申请日：2017-03-01

申请人： 德克萨斯仪器股份有限公司

发明人： X·吴 ,  R·克勒斯 ,  S·普拉萨德

IPC分类号： H01L29/94 ,  H01L29/772 ,  H01L21/8224 ,  H02H7/09

摘要： 在所描述的示例中，接口器件(300)包括沿着p掺杂衬底(204)的水平表面的NPN结构(Q1)。NPN结构(300)具有耦合到输出端子(106)的第一n掺杂区(242)、围绕第一n掺杂区(242)并且耦合到输出端子(107)的p掺杂区(232、243、245)以及通过p掺杂区(243)与第一n掺杂区(242)分离的第二n掺杂区(244)。接口器件(300)还包括沿p掺杂衬底(204)的垂直深度的PNP结构(230)。PNP结构(230)包括p掺杂区(243)、在p掺杂区(243)下方的n掺杂层(234)以及p掺杂衬底(204)。有利地，接口器件(300)可以承受高电压摆动(正的和负的两者)，防止灌和拉大的负载电流，以及避免在掉电操作期间进入低电阻模式。

公开(公告)号：CN110517988A

公开(公告)日：2019-11-29

申请号：CN201910872743.0

申请日：2019-09-16

申请人： 富芯微电子有限公司

发明人： 王全 ,  杨其峰 ,  邹有彪 ,  倪侠 ,  徐玉豹 ,  沈春福 ,  王超

IPC分类号： H01L21/8224 ,  H01L27/082 ,  H01L29/423 ,  H01L21/67 ,  H01J37/32

摘要： 本发明公开一种具有复合栅结构的IGBT芯片及其加工工艺与加工设备，涉及半导体器件领域。该IGBT芯片由若干个六角形的元胞组成，元胞呈蜂窝状分布在晶圆基片上，每个元胞均包括复合栅结构，复合栅结构包括栅极区、位于栅极区两侧的沟槽栅有源区和平面栅有源区；加工工艺包括沉积形成氧化层、刻蚀形成沟槽、注入N型杂质形成N阱区、注入P型杂质形成P阱区、填充多晶硅、刻蚀形成平面栅极与沟槽栅极、刻蚀形成钝化层、注入N型杂质与P型杂质得到P阱区、沉积得到金属层。加工设备用于IGBT芯片原料晶圆基片的限位放置与刻蚀。本发明的IGBT芯片刻蚀加工效率高，提高了耐压性能和使用寿命，反偏阻压和散热能力好。