利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

222 条记录 (耗时 0.037 秒)

    DETERMINING RELATIVE AMOUNT OF USAGE OF DATA RETAINING DEVICE BASED ON POTENTIAL OF CHARGE STORING DEVICE
    102.
    发明申请
    DETERMINING RELATIVE AMOUNT OF USAGE OF DATA RETAINING DEVICE BASED ON POTENTIAL OF CHARGE STORING DEVICE 有权
    基于充电储存装置的可能性确定使用数据保留装置的相对数量

    公开(公告)号：US20080151672A1

    公开(公告)日：2008-06-26

    申请号：US12045744

    申请日：2008-03-11

    申请人： Kerry Bernstein ,  Kenneth J. Goodnow ,  Clarence R. Ogilvie ,  Sebastian T. Ventrone ,  Keith R. Williams

    发明人： Kerry Bernstein ,  Kenneth J. Goodnow ,  Clarence R. Ogilvie ,  Sebastian T. Ventrone ,  Keith R. Williams

    IPC分类号： G11C7/00

    CPC分类号： G06F12/121 ,  G06F12/122

    摘要： A system, method and program product for determining a relative amount of usage of a data retaining device are disclosed. A charge storing device is coupled to a data retaining device in a manner that a use of the data retaining device triggers a charging of the charge storing device. In a period that the data retaining device idles, charges in the charge storing device decay due to natural means. As such, a potential of the charge storing device may be used to indicate an amount of usage of the data retaining device. A comparison of the potentials of two charge storing devices coupled one-to-one to two data retaining devices may be used as a basis to determine a relative amount of usage of each of the two data retaining devices comparing to the other.

    摘要翻译： 公开了一种用于确定数据保留装置的相对使用量的系统，方法和程序产品。 电荷存储装置以数据保持装置的使用触发电荷存储装置的充电的方式耦合到数据保持装置。 在数据保持装置闲置的期间，由于自然的手段，电荷存储装置中的电荷衰减。 因此，可以使用电荷存储装置的电位来指示数据保持装置的使用量。 可以使用将一对一耦合到两个数据保持装置的两个电荷存储装置的电位的比较作为确定两个数据保持装置中的每一个相对于另一个的相对使用量的基础。

    FinFET transistor and circuit
    105.
    发明授权
    FinFET transistor and circuit 有权
    FinFET晶体管和电路

    公开(公告)号：US07368355B2

    公开(公告)日：2008-05-06

    申请号：US11458250

    申请日：2006-07-18

    申请人： Kerry Bernstein ,  Edward J. Nowak ,  BethAnn Rainey

    发明人： Kerry Bernstein ,  Edward J. Nowak ,  BethAnn Rainey

    IPC分类号： H01L21/336

    CPC分类号： H01L29/785 ,  H01L29/045 ,  H01L29/66795

    摘要： A drive strength tunable FinFET, a method of drive strength tuning a FinFET, a drive strength ratio tuned FinFET circuit and a method of drive strength tuning a FinFET, wherein the FinFET has either at least one perpendicular and at least one angled fin or has at least one double-gated fin and one split-gated fin.

    摘要翻译： 驱动强度可调谐FinFET，FinFET的驱动强度调谐方法，驱动强度比调谐FinFET电路和FinFET的驱动强度调谐方法，其中FinFET具有至少一个垂直和至少一个成角度的鳍或具有 最少一个双门翅和一个分闸门。

    HYBRID CRYSTAL ORIENTATION CMOS STRUCTURE FOR ADAPTIVE WELL BIASING AND FOR POWER AND PERFORMANCE ENHANCEMENT
    107.
    发明申请
    HYBRID CRYSTAL ORIENTATION CMOS STRUCTURE FOR ADAPTIVE WELL BIASING AND FOR POWER AND PERFORMANCE ENHANCEMENT 失效
    混合晶体定向CMOS结构适用于良好的偏置和功率和性能增强

    公开(公告)号：US20080009114A1

    公开(公告)日：2008-01-10

    申请号：US11859889

    申请日：2007-09-24

    申请人： Kerry Bernstein ,  Jeffrey Sleight ,  Min Yang

    发明人： Kerry Bernstein ,  Jeffrey Sleight ,  Min Yang

    IPC分类号： H01L21/8238 ,  H01L27/12

    CPC分类号： H01L27/1203 ,  H01L21/823807 ,  H01L21/823878 ,  H01L27/0922 ,  H01L27/1207

    摘要： The present invention provides a semiconducting structure including a substrate having an SOI region and a bulk-Si region, wherein the SOI region and the bulk-Si region have a same or differing crystallographic orientation; an isolation region separating the SOI region from the bulk-Si region; and at least one first device located in the SOI region and at least one second device located in the bulk-Si region. The SOI region has an silicon layer atop an insulating layer. The bulk-Si region further comprises a well region underlying the second device and a contact to the well region, wherein the contact stabilizes floating body effects. The well contact is also used to control the threshold voltages of the FETs in the bulk-Si region to optimized the power and performance of circuits built from the combination of the SOI and bulk-Si region FETs.

    摘要翻译： 本发明提供了一种半导体结构，其包括具有SOI区域和体积-Si区域的衬底，其中SOI区域和体积-Si区域具有相同或不同的晶体取向; 将SOI区域与体Si区域分离的隔离区域; 以及位于SOI区域中的至少一个第一器件和位于本体Si区域中的至少一个第二器件。 SOI区域在绝缘层顶部具有硅层。 体硅区域还包括位于第二器件下面的阱区域和与阱区域的接触，其中接触稳定浮体效应。 阱接触还用于控制体Si区域中的FET的阈值电压，以优化从SOI和体硅区域FET的组合构建的电路的功率和性能。

    STRUCTURE COMPRISING 3-DIMENSIONAL INTEGRATED CIRCUIT ARCHITECTURE, CIRCUIT STRUCTURE, AND INSTRUCTIONS FOR FABRICATION THEREOF
    108.
    发明申请
    STRUCTURE COMPRISING 3-DIMENSIONAL INTEGRATED CIRCUIT ARCHITECTURE, CIRCUIT STRUCTURE, AND INSTRUCTIONS FOR FABRICATION THEREOF 有权
    包含三维集成电路结构的结构，电路结构及其制造说明

    公开(公告)号：US20070283298A1

    公开(公告)日：2007-12-06

    申请号：US11768210

    申请日：2007-06-26

    申请人： Kerry Bernstein ,  Paul Coteus ,  Philip Emma

    发明人： Kerry Bernstein ,  Paul Coteus ,  Philip Emma

    IPC分类号： G06F17/50

    CPC分类号： H01L21/6835 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/105 ,  H01L27/1052 ,  H01L2221/68359 ,  H01L2225/06541 ,  H01L2924/14 ,  H01L2924/1433 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/30105

    摘要： A design structure comprising an integrated circuit architecture, circuit structure, and/or instructions for fabrication thereof. The circuit structure includes at least one logic device layer and at least two additional separate memory array layers. Each of the logic device layer and the at least two memory array layers is independently optimized for a particular type of logic device or memory device disposed therein. Preferably also disposed within the logic device layer are array sense amplifiers, memory array output drivers and like higher performance circuitry otherwise generally disposed within memory array layer substrates. All layers may be independently powered to provide additional performance enhancement.

    摘要翻译： 一种包括集成电路架构，电路结构和/或其制造指令的设计结构。 电路结构包括至少一个逻辑器件层和至少两个另外的分离的存储器阵列层。 对于设置在其中的特定类型的逻辑设备或存储器件，逻辑器件层和至少两个存储器阵列层中的每一个被独立地优化。 优选地还设置在逻辑器件层内的是阵列读出放大器，存储器阵列输出驱动器和类似的高性能电路，否则通常设置在存储器阵列层衬底内。 所有层可以独立供电以提供额外的性能增强。

    BEOL compatible FET structure
    110.
    发明申请
    BEOL compatible FET structure 审中-公开
    BEOL兼容FET结构

    公开(公告)号：US20070194450A1

    公开(公告)日：2007-08-23

    申请号：US11358183

    申请日：2006-02-21

    申请人： Christy Tyberg ,  Katherine Saenger ,  Jack Chu ,  Harold Hovel ,  Robert Wisnieff ,  Kerry Bernstein ,  Stephen Bedell

    发明人： Christy Tyberg ,  Katherine Saenger ,  Jack Chu ,  Harold Hovel ,  Robert Wisnieff ,  Kerry Bernstein ,  Stephen Bedell

    IPC分类号： H01L23/52

    CPC分类号： H01L23/5226 ,  H01L23/53271 ,  H01L27/124 ,  H01L27/1248 ,  H01L2924/0002 ,  H01L2924/00

    摘要： This invention provides structures and a fabrication process for incorporating thin film transistors in back end of the line (BEOL) interconnect structures. The structures and fabrication processes described are compatible with processing requirements for the BEOL interconnect structures. The structures and fabrication processes utilize existing processing steps and materials already incorporated in interconnect wiring levels in order to reduce added cost associated with incorporating thin film transistors in the these levels. The structures enable vertical (3D) integration of multiple levels with improved manufacturability and reliability as compared to prior art methods of 3D integration.

    摘要翻译： 本发明提供了用于在线路后端（BEOL）互连结构中并入薄膜晶体管的结构和制造工艺。 所描述的结构和制造工艺与BEOL互连结构的处理要求相兼容。 结构和制造工艺利用已经并入到互连布线层中的现有处理步骤和材料，以便降低与在这些层级中引入薄膜晶体管相关联的附加成本。 与现有技术的3D集成方法相比，该结构能够实现多层次的垂直（3D）集成，具有改进的可制造性和可靠性。