公开(公告)号：US07767519B2

公开(公告)日：2010-08-03

申请号：US12006061

申请日：2007-12-28

申请人： Brian S. Doyle ,  Dinesh Somasekhar ,  Robert S. Chau

发明人： Brian S. Doyle ,  Dinesh Somasekhar ,  Robert S. Chau

IPC分类号： H01L21/8242

CPC分类号： H01L28/87 ,  H01L27/10852

摘要： In general, in one aspect, a method includes forming a semiconductor fin. A first insulating layer is formed adjacent to the semiconductor fin. A second insulating layer is formed over the first insulating layer and the semiconductor fin. A first trench is formed in the second insulating layer and the first insulating layer therebelow. The first trench is filed with a polymer. A third insulating layer is formed over the polymer. A second trench is formed in the third insulating layer, wherein the second trench is above the first trench and extends laterally therefrom. The polymer is removed from the first trench. A capacitor is formed within the first and the second trenches.

摘要翻译： 通常，一方面，一种方法包括形成半导体鳍片。 第一绝缘层邻近半导体鳍形成。 在第一绝缘层和半导体鳍上形成第二绝缘层。 在第二绝缘层和第一绝缘层中形成第一沟槽。 第一个沟槽与聚合物一起提交。 在聚合物上形成第三绝缘层。 第二沟槽形成在第三绝缘层中，其中第二沟槽在第一沟槽之上并且从其横向延伸。 从第一沟槽去除聚合物。 在第一和第二沟槽内形成电容器。

公开(公告)号：US20090294839A1

公开(公告)日：2009-12-03

申请号：US12130581

申请日：2008-05-30

申请人： Brian S. Doyle ,  Ravi Pillarisetty ,  Gilbert Dewey ,  Robert S. Chau

发明人： Brian S. Doyle ,  Ravi Pillarisetty ,  Gilbert Dewey ,  Robert S. Chau

IPC分类号： H01L29/76 ,  H01L21/3205

CPC分类号： H01L29/785 ,  H01L29/66545 ,  H01L29/66795

摘要： Recessed channel array transistor (RCAT) structures and method of formation are generally described. In one example, an electronic device includes a semiconductor substrate, a first fin coupled with the semiconductor substrate, the first fin comprising a first source region and a first drain region, and a first gate structure of a recessed channel array transistor (RCAT) formed in a first gate region disposed between the first source region and the first drain region, wherein the first gate structure is formed by removing a sacrificial gate structure to expose the first fin in the first gate region, recessing a channel structure into the first fin, and forming the first gate structure on the recessed channel structure.

摘要翻译： 通常描述嵌入式沟道阵列晶体管（RCAT）结构和形成方法。 在一个示例中，电子设备包括半导体衬底，与半导体衬底耦合的第一鳍，第一鳍包括第一源极区和第一漏极区，以及形成凹陷沟道阵列晶体管（RCAT）的第一栅极结构 在设置在第一源极区域和第一漏极区域之间的第一栅极区域中，其中通过去除牺牲栅极结构以暴露第一栅极区域中的第一鳍片而形成第一栅极结构，将沟道结构凹入第一鳍片， 以及在所述凹陷通道结构上形成所述第一栅极结构。

公开(公告)号：US20090218603A1

公开(公告)日：2009-09-03

申请号：US12463309

申请日：2009-05-08

申请人： Justin K. Brask ,  Jack Kavalieros ,  Uday Shah ,  Suman Datta ,  Amlan Majumdar ,  Robert S. Chau ,  Brian S. Doyle

发明人： Justin K. Brask ,  Jack Kavalieros ,  Uday Shah ,  Suman Datta ,  Amlan Majumdar ,  Robert S. Chau ,  Brian S. Doyle

IPC分类号： H01L29/04

CPC分类号： H01L29/7853 ,  H01L21/30608 ,  H01L21/30617 ,  H01L21/3085 ,  H01L21/84 ,  H01L29/04 ,  H01L29/045 ,  H01L29/0657 ,  H01L29/51 ,  H01L29/66795 ,  H01L29/78681 ,  H01L29/78684

摘要： A method of patterning a semiconductor film is described. According to an embodiment of the present invention, a hard mask material is formed on a silicon film having a global crystal orientation wherein the semiconductor film has a first crystal plane and second crystal plane, wherein the first crystal plane is denser than the second crystal plane and wherein the hard mask is formed on the second crystal plane. Next, the hard mask and semiconductor film are patterned into a hard mask covered semiconductor structure. The hard mask covered semiconductor structured is then exposed to a wet etch process which has sufficient chemical strength to etch the second crystal plane but insufficient chemical strength to etch the first crystal plane.

摘要翻译： 描述了半导体膜的图案化方法。 根据本发明的实施例，在具有全局晶体取向的硅膜上形成硬掩模材料，其中半导体膜具有第一晶面和第二晶面，其中第一晶面比第二晶面更致密 并且其中所述硬掩模形成在所述第二晶体平面上。 接下来，将硬掩模和半导体膜图案化成硬掩模覆盖的半导体结构。 然后将覆盖有硬掩模的半导体半导体暴露于具有足够化学强度以蚀刻第二晶面但湿度不足以蚀刻第一晶体面的湿蚀刻工艺。

公开(公告)号：US07560756B2

公开(公告)日：2009-07-14

申请号：US11588066

申请日：2006-10-25

申请人： Robert S. Chau ,  Brian S. Doyle ,  Jack Kavalieros ,  Douglas Barlage ,  Suman Datta

发明人： Robert S. Chau ,  Brian S. Doyle ,  Jack Kavalieros ,  Douglas Barlage ,  Suman Datta

IPC分类号： H01L29/80 ,  H01L31/112

CPC分类号： H01L29/785 ,  B82Y10/00 ,  H01L29/0665 ,  H01L29/0673 ,  H01L29/1033 ,  H01L29/41791 ,  H01L29/42384 ,  H01L29/42392 ,  H01L29/4908 ,  H01L29/66795 ,  H01L29/772 ,  H01L29/7854 ,  H01L29/78645 ,  H01L29/78696 ,  H01L51/0048 ,  H01L51/0554 ,  Y10S977/742 ,  Y10S977/842 ,  Y10S977/938

摘要： The present invention is a semiconductor device comprising a carbon nanotube body having a top surface and laterally opposite sidewalls formed on a substrate. A gate dielectric layer is formed on the top surface of the carbon nanotube body and on the laterally opposite sidewalls of the carbon nanotube body. A gate electrode is formed on the gate dielectric on the top surface of the carbon nanotube body and adjacent to the gate dielectric on the laterally opposite sidewalls of the carbon nanotube body.

摘要翻译： 本发明是一种半导体器件，其包括碳纳米管体，其具有形成在基底上的顶表面和横向相对的侧壁。 栅极电介质层形成在碳纳米管体的上表面和碳纳米管体的横向相对侧壁上。 栅极电极形成在碳纳米管主体的顶表面上的栅极电介质上并且与碳纳米管体的横向相对的侧壁上的栅电介质相邻。

公开(公告)号：US20090149012A1

公开(公告)日：2009-06-11

申请号：US12369642

申请日：2009-02-11

申请人： Justin K. Brask ,  Brian S. Doyle ,  Jack Kavalieros ,  Mark Doczy ,  Uday Shah ,  Robert S. Chau

发明人： Justin K. Brask ,  Brian S. Doyle ,  Jack Kavalieros ,  Mark Doczy ,  Uday Shah ,  Robert S. Chau

IPC分类号： H01L21/4763

CPC分类号： H01L29/785 ,  H01L21/845 ,  H01L27/1211 ,  H01L29/0673 ,  H01L29/41791 ,  H01L29/66439 ,  H01L29/66545 ,  H01L29/66795 ,  Y10S438/926 ,  Y10S438/974

摘要： A semiconductor device comprising a semiconductor body having a top surface and a first and second laterally opposite sidewalls as formed on an insulating substrate is claimed. A gate dielectric is formed on the top surface of the semiconductor body and on the first and second laterally opposite sidewalls of the semiconductor body. A gate electrode is then formed on the gate dielectric on the top surface of the semiconductor body and adjacent to the gate dielectric on the first and second laterally opposite sidewalls of the semiconductor body. The gate electrode comprises a metal film formed directly adjacent to the gate dielectric layer. A pair of source and drain regions are then formed in the semiconductor body on opposite sides of the gate electrode.

摘要翻译： 要求保护半导体器件，该半导体器件具有形成在绝缘衬底上的具有顶表面和第一和第二横向相对侧壁的半导体本体。 在半导体本体的顶表面和半导体本体的第一和第二横向相对的侧壁上形成栅极电介质。 然后在半导体主体的顶表面上的栅电介质上形成栅电极，并且与半导体本体的第一和第二横向相对的侧壁上的栅电介质相邻。 栅电极包括直接与栅介电层相邻形成的金属膜。 然后在栅电极的相对侧上的半导体本体中形成一对源区和漏区。

公开(公告)号：US20090001438A1

公开(公告)日：2009-01-01

申请号：US11824499

申请日：2007-06-29

申请人： Brian S. Doyle ,  Dinesh Somasekhar ,  Robert S. Chau ,  Suman Datta

发明人： Brian S. Doyle ,  Dinesh Somasekhar ,  Robert S. Chau ,  Suman Datta

IPC分类号： H01L29/94 ,  H01L21/20

CPC分类号： H01L29/94 ,  H01L27/10852 ,  H01L28/40 ,  H01L29/785

摘要： In one embodiment, a capacitor comprises a substrate, a first electrically insulating layer over the substrate, a fin comprising a semiconducting material over the first electrically insulating layer, a cap formed from a silicide material on the first semiconducting fin, a first electrically conducting layer over the first electrically insulating layer and adjacent to the fin, a second electrically insulating layer adjacent to the first electrically conducting layer and a second electrically conducting layer adjacent to the second electrically insulating layer.

摘要翻译： 在一个实施例中，电容器包括衬底，在衬底上的第一电绝缘层，在第一电绝缘层上的包括半导体材料的鳍，在第一半导体翅片上由硅化物材料形成的帽，第一导电层 在所述第一电绝缘层上并且与所述鳍相邻，与所述第一导电层相邻的第二电绝缘层和与所述第二电绝缘层相邻的第二导电层。

公开(公告)号：US07470972B2

公开(公告)日：2008-12-30

申请号：US11078267

申请日：2005-03-11

申请人： Jack Kavalieros ,  Justin K. Brask ,  Mark L. Doczy ,  Matthew V. Metz ,  Suman Datta ,  Brian S. Doyle ,  Robert S. Chau ,  Everett X. Wang ,  Philippe Matagne ,  Lucian Shifren ,  Been Y. Jin ,  Mark Stettler ,  Martin D. Giles

发明人： Jack Kavalieros ,  Justin K. Brask ,  Mark L. Doczy ,  Matthew V. Metz ,  Suman Datta ,  Brian S. Doyle ,  Robert S. Chau ,  Everett X. Wang ,  Philippe Matagne ,  Lucian Shifren ,  Been Y. Jin ,  Mark Stettler ,  Martin D. Giles

IPC分类号： H01L29/20

CPC分类号： H01L29/1054 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/41783 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848 ,  Y10S438/933

摘要： A transistor may be formed of different layers of silicon germanium, a lowest layer having a graded germanium concentration and upper layers having constant germanium concentrations such that the lowest layer is of the form Si1-xGex. The highest layer may be of the form Si1-yGey on the PMOS side. A source and drain may be formed of epitaxial silicon germanium of the form Si1-zGez on the PMOS side. In some embodiments, x is greater than y and z is greater than x in the PMOS device. Thus, a PMOS device may be formed with both uniaxial compressive stress in the channel direction and in-plane biaxial compressive stress. This combination of stress may result in higher mobility and increased device performance in some cases.

摘要翻译： 晶体管可以由不同的硅锗层形成，具有梯度锗浓度的最低层和具有恒定锗浓度的上层，使得最底层具有Si1-xGex形式。 最高层可以是PMOS侧的Si1-yGey形式。 源极和漏极可以由PMOS侧的Si1-zGez形式的外延硅锗形成。 在一些实施例中，在PMOS器件中，x大于y且z大于x。 因此，PMOS器件可以在通道方向上具有单轴压应力和面内双轴压应力。 在某些情况下，应力的这种组合可能导致较高的移动性和增加的设备性能。

公开(公告)号：US07402875B2

公开(公告)日：2008-07-22

申请号：US11207051

申请日：2005-08-17

申请人： Suman Datta ,  Justin K. Brask ,  Jack Kavalieros ,  Brian S. Doyle ,  Gilbert Dewey ,  Mark L. Doczy ,  Robert S. Chau

发明人： Suman Datta ,  Justin K. Brask ,  Jack Kavalieros ,  Brian S. Doyle ,  Gilbert Dewey ,  Mark L. Doczy ,  Robert S. Chau

IPC分类号： H01L29/72

CPC分类号： H01L29/42376 ,  H01L21/28114 ,  H01L29/42384 ,  H01L29/495 ,  H01L29/517 ,  H01L29/66772 ,  H01L29/66795 ,  H01L29/785 ,  H01L29/78654

摘要： Embodiments of the invention provide a device with a metal gate, a high-k gate dielectric layer, source/drain extensions a distance beneath the metal gate, and lateral undercuts in the sides of the metal gate.

摘要翻译： 本发明的实施例提供一种具有金属栅极，高k栅极电介质层，金属栅极下方距离的源极/漏极延伸部以及金属栅极侧面中的横向底切的器件。

公开(公告)号：US07358121B2

公开(公告)日：2008-04-15

申请号：US10227068

申请日：2002-08-23

申请人： Robert S. Chau ,  Brian S. Doyle ,  Jack Kavalieros ,  Douglas Barlage ,  Suman Datta

发明人： Robert S. Chau ,  Brian S. Doyle ,  Jack Kavalieros ,  Douglas Barlage ,  Suman Datta

IPC分类号： H01L21/00

CPC分类号： H01L29/785 ,  B82Y10/00 ,  H01L29/0665 ,  H01L29/0673 ,  H01L29/1033 ,  H01L29/41791 ,  H01L29/42384 ,  H01L29/42392 ,  H01L29/4908 ,  H01L29/66795 ,  H01L29/772 ,  H01L29/7854 ,  H01L29/78645 ,  H01L29/78696 ,  H01L51/0048 ,  H01L51/0554 ,  Y10S977/742 ,  Y10S977/842 ,  Y10S977/938

摘要： The present invention is a semiconductor device comprising a semiconductor body having a top surface and laterally opposite sidewalls formed on a substrate. A gate dielectric layer is formed on the top surface of the semiconductor body and on the laterally opposite sidewalls of the semiconductor body. A gate electrode is formed on the gate dielectric on the top surface of the semiconductor body and adjacent to the gate dielectric on the laterally opposite sidewalls of the semiconductor body.

公开(公告)号：US06972228B2

公开(公告)日：2005-12-06

申请号：US10387623

申请日：2003-03-12

申请人： Brian S. Doyle ,  Anand S. Murthy ,  Robert S. Chau

发明人： Brian S. Doyle ,  Anand S. Murthy ,  Robert S. Chau

IPC分类号： H01L21/20 ,  H01L29/12 ,  H01S5/34 ,  H01L21/8242

CPC分类号： H01L29/66795 ,  B82Y10/00 ,  B82Y20/00 ,  H01L21/02381 ,  H01L21/02387 ,  H01L21/02532 ,  H01L21/02538 ,  H01L21/0262 ,  H01L29/125 ,  H01S5/341

摘要： A method is described for forming an element of a microelectronic circuit. A sacrificial layer is formed on an upper surface of a support layer. The sacrificial layer is extremely thin and uniform. A height-defining layer is then formed on the sacrificial layer, whereafter the sacrificial layer is etched away so that a well-defined gap is left between an upper surface of the support layer and a lower surface of the height-defining layer. A monocrystalline semiconductor material is then selectively grown from a nucleation silicon site through the gap. The monocrystalline semiconductor material forms a monocrystalline layer having a thickness corresponding to the thickness of the original sacrificial layer.

摘要翻译： 描述了形成微电子电路的元件的方法。 牺牲层形成在支撑层的上表面上。 牺牲层非常薄而均匀。 然后在牺牲层上形成高度限定层，然后牺牲层被蚀刻掉，使得在支撑层的上表面和高度限定层的下表面之间留下明确限定的间隙。 然后从成核硅部位通过间隙选择性地生长单晶半导体材料。 单晶半导体材料形成具有对应于原始牺牲层的厚度的厚度的单晶层。