公开(公告)号：US08716089B1

公开(公告)日：2014-05-06

申请号：US13790225

申请日：2013-03-08

申请人： Mark D. Hall ,  Frank K. Baker, Jr. ,  Mehul D. Shroff

发明人： Mark D. Hall ,  Frank K. Baker, Jr. ,  Mehul D. Shroff

IPC分类号： H01L21/8247

CPC分类号： H01L29/42344 ,  H01L27/11573 ,  H01L29/66545 ,  H01L29/66833 ,  H01L29/792

摘要： A thermal oxide is formed in an NVM region and a logic region. A polysilicon layer is formed over the thermal oxide and patterned to form a dummy gate and a select gate in the logic and NVM regions, respectively. A first dielectric layer is formed in the NVM and logic regions which surrounds the select gate and dummy gate. The first dielectric layer is removed from the NVM region and protected in the logic region. A charge storage layer is formed over the select gate. The dummy gate is removed, forming an opening. A second dielectric layer is formed over the select gate and within the opening, and a gate layer is formed over the second dielectric layer and within the opening, wherein the gate layer within the opening forms a logic gate and the gate layer is patterned to form a control gate in the NVM region.

摘要翻译： 在NVM区域和逻辑区域中形成热氧化物。 多晶硅层形成在热氧化物的上方并被图案化以分别在逻辑和NVM区域中形成伪栅极和选择栅极。 第一电介质层形成在NVM和围绕选择栅极和虚拟栅极的逻辑区域中。 从NVM区域去除第一介电层并在逻辑区域中保护。 在选择栅极上形成电荷存储层。 去除虚拟门，形成开口。 在选择栅极和开口内形成第二电介质层，并且栅极层形成在第二电介质层上并且在开口内，其中开口内的栅极层形成逻辑门，栅极层被图案化以形成 NVM地区的控制门。

公开(公告)号：US20140120713A1

公开(公告)日：2014-05-01

申请号：US13661157

申请日：2012-10-26

申请人： MEHUL D. SHROFF ,  MARK D. HALL ,  Frank K. Baker, JR.

发明人： MEHUL D. SHROFF ,  MARK D. HALL ,  Frank K. Baker, JR.

IPC分类号： H01L21/28

CPC分类号： H01L21/28273 ,  H01L21/28282 ,  H01L27/11534 ,  H01L27/11536 ,  H01L27/11573 ,  H01L29/66545

摘要： An oxide-containing layer is formed directly on a semiconductor layer in an NVM region, and a first partial layer of a first material is formed over the oxide-containing layer in the NVM region. A first high-k dielectric layer is formed directly on the semiconductor layer in a logic region. A first conductive layer is formed over the first dielectric layer in the logic region. A second partial layer of the first material is formed directly on the first partial layer in the NVM region and over the first conductive layer in the logic region. A logic device is formed in the logic region. An NVM cell is formed in the NVM region, wherein the first and second partial layer together are used to form one of a charge storage layer if the cell is a floating gate cell or a select gate if the cell is a split gate cell.

摘要翻译： 直接在NVM区域的半导体层上形成含氧化物层，在NVM区域的氧化物含有层上形成第一材料的第一部分层。 第一高k电介质层直接形成在逻辑区域中的半导体层上。 第一导电层形成在逻辑区域中的第一介电层上。 第一材料的第二部分层直接形成在NVM区域中的第一部分层上并且在逻辑区域中的第一导电层上方。 在逻辑区域中形成逻辑器件。 NVM单元形成在NVM区域中，其中如果单元是浮动栅极单元或单元是分裂栅极单元，则第一和第二部分层一起用于形成电荷存储层之一。

公开(公告)号：US20130346680A1

公开(公告)日：2013-12-26

申请号：US13530169

申请日：2012-06-22

申请人： Ross S. Scouller ,  Frank K. Baker, JR. ,  Ronald J. Syzdek

发明人： Ross S. Scouller ,  Frank K. Baker, JR. ,  Ronald J. Syzdek

IPC分类号： G06F12/02

CPC分类号： G06F12/0246 ,  G06F2212/7201 ,  G06F2212/7207

摘要： A memory system comprises a memory controller, an address RAM coupled to the memory controller, and a non-volatile memory coupled to the memory controller. The non-volatile memory has an address portion and a data portion. The address portion of the non-volatile memory provides data portion addresses and data portion addresses of valid data to the memory controller. The memory controller loads the data portion addresses and stores them in the address RAM at locations defined by the data portion addresses of valid data into the address RAM. The memory controller uses the data portion addresses, and locations of data blocks within the address RAM, to locate the data blocks within the data portion of non-volatile memory. The memory controller uses the data portion addresses, and locations of the data block addresses within the address RAM, to locate data blocks within the data portion of non-volatile memory

摘要翻译： 存储器系统包括存储器控制器，耦合到存储器控制器的地址RAM以及耦合到存储器控制器的非易失性存储器。 非易失性存储器具有地址部分和数据部分。 非易失性存储器的地址部分向存储器控制器提供有效数据的数据部分地址和数据部分地址。 存储器控制器加载数据部分地址并将它们存储在地址RAM中，在由有效数据的数据部分地址定义的地址到地址RAM中。 存储器控制器使用数据部分地址和地址RAM内的数据块的位置来定位非易失性存储器的数据部分内的数据块。 存储器控制器使用数据部分地址和地址RAM内的数据块地址的位置来定位非易失性存储器的数据部分内的数据块

公开(公告)号：US20130320284A1

公开(公告)日：2013-12-05

申请号：US13486641

申请日：2012-06-01

申请人： Feng Zhou ,  Frank K. Baker, JR. ,  Ko-Min Chang ,  Cheong Min Hong

发明人： Feng Zhou ,  Frank K. Baker, JR. ,  Ko-Min Chang ,  Cheong Min Hong

IPC分类号： H01L45/00

CPC分类号： B82Y10/00 ,  G11C13/0007 ,  H01L45/00 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/1246 ,  H01L45/1273 ,  H01L45/146 ,  H01L45/16 ,  H01L45/1675

摘要： A resistive random access memory (ReRAM) cell, comprising a first conductive electrode and a dielectric storage material layer over the first conductive electrode. The dielectric storage material layer is conducive to the formation of conductive filaments during the application of a filament forming voltage to the cell. The cell includes a second conductive electrode over the dielectric storage material layer and an interface region comprising a plurality of interspersed field focusing features that are not photo-lithographically defined. The interface region is located between the first conductive electrode and the dielectric storage material layer or between the dielectric storage material layer and the second conductive electrode.

摘要翻译： 一种电阻随机存取存储器（ReRAM）单元，包括在第一导电电极上的第一导电电极和介电存储材料层。 电介质存储材料层有利于在将细丝形成电压施加到电池时形成导电细丝。 该电池包括介于电介质存储材料层之间的第二导电电极和包含多个散布的场聚焦特征的界面区域，其不是光刻的。 界面区域位于第一导电电极和介电存储材料层之间，或位于介电存储材料层和第二导电电极之间。

公开(公告)号：US20130102143A1

公开(公告)日：2013-04-25

申请号：US13279807

申请日：2011-10-24

申请人： Da Zhang ,  Frank K. Baker, JR.

发明人： Da Zhang ,  Frank K. Baker, JR.

IPC分类号： H01L21/28

CPC分类号： H01L21/32139 ,  H01L27/11521 ,  H01L29/40114

摘要： Forming an NVM structure includes forming a floating gate layer; forming a first dielectric layer over the floating gate layer; forming a plurality of nanocrystals over the first dielectric layer; etching the first dielectric layer using the plurality of nanocrystals as a mask to form dielectric structures, wherein the floating gate layer is exposed between adjacent dielectric structures; etching a first depth into the floating gate layer using the plurality of dielectric structures as a mask to form a plurality of patterned structures, wherein the first depth is less than a thickness of the floating gate layer; patterning the floating gate layer to form a floating gate; forming a second dielectric layer over the floating gate, wherein the second dielectric layer is formed over the patterned structures and on the floating gate layer between adjacent patterned structures; and forming a control gate layer over the second dielectric layer.

摘要翻译： 形成NVM结构包括形成浮栅层; 在所述浮栅上形成第一电介质层; 在所述第一介电层上形成多个纳米晶体; 使用所述多个纳米晶体作为掩模蚀刻所述第一介电层以形成电介质结构，其中所述浮栅层暴露在相邻的介质结构之间; 使用所述多个介电结构作为掩模将第一深度蚀刻到所述浮栅中，以形成多个图案化结构，其中所述第一深度小于所述浮栅层的厚度; 图案化浮栅层以形成浮栅; 在所述浮置栅极上形成第二电介质层，其中所述第二介电层形成在所述图案化结构之上，并且在相邻图案化结构之间的所述浮栅层上形成; 以及在所述第二电介质层上形成控制栅极层。

公开(公告)号：US20120005403A1

公开(公告)日：2012-01-05

申请号：US12826814

申请日：2010-06-30

申请人： Ross S. Scouller ,  Daniel L. Andre ,  Frank K. Baker, JR. ,  Stephen F. McGinty

发明人： Ross S. Scouller ,  Daniel L. Andre ,  Frank K. Baker, JR. ,  Stephen F. McGinty

IPC分类号： G06F12/02 ,  G06F12/00

CPC分类号： G06F11/073 ,  G06F11/0763 ,  G06F11/0793 ,  G06F12/0246

摘要： In a system having an emulation memory having a first sector of non-volatile memory for storing information, wherein the non-volatile memory includes a plurality of records, a method includes determining if a last record written of the plurality of records is a compromised record; if the last record written is not a compromised record, performing a next write to a record of the plurality of records that is next to the last record written; and if the last record written is a comprised record: determining an address of the compromised record; writing valid data for the address of the compromised record into the record of the plurality of records that is next to the compromised record; and writing data into a record that is next to the record of the plurality of records that is next to the compromised record.

摘要翻译： 在具有模拟存储器的系统中，具有用于存储信息的非易失性存储器的第一扇区，其中所述非易失性存储器包括多个记录，所述方法包括确定所述多个记录中写入的最后记录是否是受损记录 ; 如果写入的最后一个记录不是受损记录，则对写入的最后记录旁边的多个记录执行下一次写入; 并且如果写入的最后一个记录是包含的记录：确定受损记录的地址; 将受损记录的地址的有效数据写入到被破坏的记录旁边的多个记录的记录中; 并将数据写入与所述受损记录旁边的所述多个记录的记录相邻的记录。

公开(公告)号：US20110271034A1

公开(公告)日：2011-11-03

申请号：US12769786

申请日：2010-04-29

申请人： Ross S. Scouller ,  Frank K. Baker, JR. ,  Venkatagiri Chandrasekaran

发明人： Ross S. Scouller ,  Frank K. Baker, JR. ,  Venkatagiri Chandrasekaran

IPC分类号： G06F12/00 ,  G06F12/02

CPC分类号： G06F12/0246 ,  G06F2212/7202 ,  G06F2212/7203

摘要： A method and system wherein a volatile memory is partitioned to have a first percentage of address space dedicated to a first classification of data which is data that is expected to have greater than a predetermined number of times of being modified and a second percentage of address space dedicated to a second classification of data which is data that is expected to have less than the predetermined probability of being modified. Address assignment of data to be stored in the volatile memory is made on a basis of predicted change of the data. Memory addresses of the first and second percentages of address space are respectively assigned to first and second sections of nonvolatile memory. The memory addresses of the first percentage initially consume a smaller percentage of an address map of the first section than the memory addresses of the second percentage of the second section.

摘要翻译： 一种方法和系统，其中易失性存储器被分割成具有专用于数据的第一分类的第一百分比的地址空间，其是期望具有大于预定次数的被修改的数据和第二百分比的地址空间 专用于预期具有小于修改的预定概率的数据的数据的第二分类。 基于数据的预测变化，进行存储在易失性存储器中的数据的地址分配。 地址空间的第一和第二百分比的存储器地址分别被分配给非易失性存储器的第一和第二部分。 第一个百分比的存储器地址最初消耗第一部分的地址映射的百分比比第二部分的第二百分比的存储器地址小。

公开(公告)号：US20100128537A1

公开(公告)日：2010-05-27

申请号：US12277404

申请日：2008-11-25

申请人： Mohammed Suhail ,  Frank K. Baker, JR. ,  Gowrishankar L. Chindalore

发明人： Mohammed Suhail ,  Frank K. Baker, JR. ,  Gowrishankar L. Chindalore

IPC分类号： G11C16/06

CPC分类号： G11C16/3454 ,  G11C16/10 ,  G11C16/349

摘要： A memory system including non-volatile memory cells. The memory system includes program circuitry that programs cells to a first threshold voltage or a second threshold voltage based on the number of times that cells of the memory system have been erased. In one embodiment, the threshold voltage is reduced when any set of cells of the memory system have been erased a specific number of times.

摘要翻译： 包括非易失性存储单元的存储器系统。 存储器系统包括基于存储器系统的单元已经被擦除的次数将单元编程为第一阈值电压或第二阈值电压的程序电路。 在一个实施例中，当存储器系统的任何一组单元已被擦除特定次数时，阈值电压被降低。

公开(公告)号：US07432547B2

公开(公告)日：2008-10-07

申请号：US10779004

申请日：2004-02-13

申请人： Gowrishankar L. Chindalore ,  Frank K. Baker, Jr. ,  Paul A. Ingersoll ,  Alexander B. Hoefler

发明人： Gowrishankar L. Chindalore ,  Frank K. Baker, Jr. ,  Paul A. Ingersoll ,  Alexander B. Hoefler

IPC分类号： H01L21/8238

CPC分类号： H01L21/28202 ,  H01L29/42324 ,  H01L29/511 ,  H01L29/518 ,  H01L29/792

摘要： A semiconductor device (30) comprises an underlying insulating layer (34), an overlying insulating layer (42) and a charge storage layer (36) between the insulating layers (34, 42). The charge storage layer (36) and the overlying insulating layer (42) form an interface, where at least a majority of charge in the charge storage layer (36) is stored. This can be accomplished by forming a charge storage layer (36) with different materials such as silicon and silicon germanium layers or n-type and p-type material layers, in one embodiment. In another embodiment, the charge storage layer (36) comprises a dopant that is graded. By storing at least a majority of the charge at the interface between the charge storage layer (36) and the overlying insulating layer (42), the leakage of charge through the underlying insulating layer is decreased allowing for a thinner underlying insulating layer (34) to be used.

摘要翻译： 半导体器件（30）包括下层绝缘层（34），上覆绝缘层（42）和在绝缘层（34,42）之间的电荷存储层（36）。 电荷存储层（36）和上覆绝缘层（42）形成存储电荷存储层（36）中至少大部分电荷的界面。 这可以通过在一个实施例中通过形成具有不同材料的电荷存储层（36）来实现，例如硅和硅锗层或n型和p型材料层。 在另一个实施例中，电荷存储层（36）包括分级的掺杂剂。 通过在电荷存储层（36）和上覆绝缘层（42）之间的界面处存储至少大部分电荷，通过下面的绝缘层的电荷泄漏减小，允许更薄的下层绝缘层（34） 要使用的。

公开(公告)号：US20160035415A1

公开(公告)日：2016-02-04

申请号：US14448174

申请日：2014-07-31

申请人： PERRY H. PELLEY ,  Frank K. Baker, JR.

发明人： PERRY H. PELLEY ,  Frank K. Baker, JR.

IPC分类号： G11C13/00 ,  G11C5/06

CPC分类号： G11C13/004 ,  G11C8/14 ,  G11C13/0028 ,  G11C13/003 ,  G11C13/0069 ,  G11C2013/0071 ,  G11C2213/74 ,  G11C2213/79 ,  G11C2213/82

摘要： A memory cell includes a single bi-directional resistive memory element (BRME) having a first terminal directly connected to a first power rail and a second terminal coupled to an internal node; and a first transistor having a control electrode coupled to the internal node, and a first current electrode coupled to a first bitline, and a second current electrode coupled to one of a group consisting of: a read wordline and the first power rail.

摘要翻译： 存储单元包括具有直接连接到第一电源轨的第一端子和耦合到内部节点的第二端子的单个双向电阻存储元件（BRME）; 以及第一晶体管，其具有耦合到所述内部节点的控制电极，以及耦合到第一位线的第一电流电极和耦合到由读取字线和所述第一电力轨道组成的组中的一个的第二电流电极。