公开(公告)号：US5488579A

公开(公告)日：1996-01-30

申请号：US235735

申请日：1994-04-29

申请人： Umesh Sharma ,  Jim Hayden ,  Howard C. Kirsch

发明人： Umesh Sharma ,  Jim Hayden ,  Howard C. Kirsch

IPC分类号： H01L21/8244 ,  H01L21/8247 ,  G11C11/40

CPC分类号： H01L27/11517 ,  H01L27/11

摘要： A nonvolatile SRAM cell (20) includes a six-transistor SRAM cell portion (22) and a three-transistor nonvolatile memory portion (30). The nonvolatile memory portion (30) is connected to one storage node (101) of the SRAM cell portion (22). The nonvolatile SRAM cell (20) is three-dimensionally integrated in four layers of polysilicon. The nonvolatile memory portion (30) includes a thin film memory cell (32) having an oxide-nitride-oxide structure (41), and is programmable with a relatively low programming voltage. The three-dimensional integration of the nonvolatile SRAM cell (20) and relatively low programming voltage results in lower power consumption and smaller cell size.

摘要翻译： 非易失性SRAM单元（20）包括六晶体管SRAM单元部分（22）和三晶体管非易失性存储器部分（30）。 非易失性存储器部分（30）连接到SRAM单元部分（22）的一个存储节点（101）。 非易失性SRAM单元（20）三维地集成在四层多晶硅中。 非易失性存储器部分（30）包括具有氧化物 - 氧化物 - 氧化物结构（41）的薄膜存储单元（32），并且可编程的编程电压相对较低。 非易失性SRAM单元（20）的三维集成和相对低的编程电压导致较低的功耗和较小的单元尺寸。

公开(公告)号：US5459083A

公开(公告)日：1995-10-17

申请号：US24719

申请日：1993-03-01

申请人： Ravi Subrahmanyan ,  Howard C. Kirsch

发明人： Ravi Subrahmanyan ,  Howard C. Kirsch

IPC分类号： H01L27/07 ,  H01L21/265

CPC分类号： H01L27/0722 ,  Y10S148/009

摘要： The present invention includes a BiMOS device having an MOS transistor that triggers a bipolar transistor, wherein the base and channel region are formed within a well region that electrically floats. The present invention also includes a BiMOS device having separate regions for the collector and drain regions and for the base and channel regions. The present invention further includes processes for forming the BiMOS devices. The BiMOS device may include a floating well region. The BiMOS device may include both low voltage MOS logic transistors and a high voltage or high power bipolar transistor. A low voltage or low power bipolar transistor may also be used. Separate drain, collector, base, and channel regions allow the bipolar transistor performance to be optimized independently of the MOS transistor, which may have its performance independently optimized, too. A plurality of MOS logic transistors, such as an AND or an OR gate may be used in the BiMOS device.

摘要翻译： 本发明包括具有触发双极晶体管的MOS晶体管的BiMOS器件，其中基极和沟道区域形成在电漂浮的阱区内。 本发明还包括具有用于集电极和漏极区域以及基极和沟道区域的分离区域的BiMOS器件。 本发明还包括用于形成BiMOS器件的工艺。 BiMOS装置可以包括浮动井区域。 BiMOS器件可以包括低电压MOS逻辑晶体管和高电压或高功率双极晶体管。 也可以使用低电压或低功率双极晶体管。 单独的漏极，集电极，基极和沟道区域可以独立于可能具有独立优化的MOS晶体管来优化双极晶体管性能。 在BiMOS器件中可以使用多个MOS逻辑晶体管，诸如AND或OR门。

公开(公告)号：US5374573A

公开(公告)日：1994-12-20

申请号：US200591

申请日：1994-02-23

申请人： Kent J. Cooper ,  Scott S. Roth ,  James D. Hayden ,  Howard C. Kirsch

发明人： Kent J. Cooper ,  Scott S. Roth ,  James D. Hayden ,  Howard C. Kirsch

IPC分类号： H01L29/78 ,  H01L21/336 ,  H01L27/11 ,  H01L29/417 ,  H01L29/786 ,  H01L21/265

CPC分类号： H01L29/78696 ,  H01L27/1108 ,  H01L29/41733 ,  H01L29/66757

摘要： A thin film transistor with self-aligned source and drain regions is fabricated, in one embodiment, by forming an opening (124) in a dielectric layer (118) which overlies a substrate (116). A semiconductive sidewall spacer (130) is formed around the perimeter (126) of the opening (124) and adjacent to the sidewall (128) of the opening (124). A first electrode region (120) is electrically coupled to a first portion of the semiconductive sidewall spacer (130) at a first location along the perimeter (126) of the opening (124) which lies only in the second lateral half of the opening (124). A second electrode region (122) is electrically coupled to a second portion of the semiconductive sidewall spacer (130) at a second location along the perimeter (126) of the opening (124) which lies only in the first lateral half of the opening (124). A dielectric layer (132) is formed adjacent to the semiconductive sidewall spacer (130). A control electrode (134) is formed adjacent to the dielectric layer (132).

摘要翻译： 在一个实施例中，通过在覆盖在基板（116）上的电介质层（118）中形成开口（124）来制造具有自对准源区和漏区的薄膜晶体管。 围绕开口（124）的周边（126）并且邻近开口（124）的侧壁（128）形成半导体侧壁间隔物（130）。 第一电极区域（120）在位于开口（124）的仅位于开口的第二侧面半部分（124）的周边（126）的第一位置处电耦合到半导体侧壁间隔件（130）的第一部分 124）。 第二电极区域（122）在位于开口（124）的仅位于开口的第一侧面半部分（124）的周边（126）的第二位置处电连接到半导体侧壁间隔物（130）的第二部分 124）。 邻近半导体侧壁间隔物（130）形成介电层（132）。 与电介质层（132）相邻地形成控制电极（134）。

公开(公告)号：US5286674A

公开(公告)日：1994-02-15

申请号：US844044

申请日：1992-03-02

申请人： Scott S. Roth ,  Howard C. Kirsch

发明人： Scott S. Roth ,  Howard C. Kirsch

IPC分类号： H01L21/768 ,  H01L21/44

CPC分类号： H01L21/76802 ,  Y10S438/97

摘要： A semiconductor device (20) makes contact between a first metal line (22) and an overlying second metal line (24) without the need for a conductive landing pad. Sidewall spacers (30) are formed adjacent sides of metal lines (22) such that during formation of a via (34) in an overlying dielectric layer (32), the sidewall spacer prevent trenching of underlying dielectric layer (28) if the via is misaligned. The sidewall spacers are formed of a dielectric material which has an etch rate which is significantly slower than the etch rate of dielectric layer (32). In another embodiment, portions of the sidewall spacers are selectively removed prior to depositing a second metal layer (42). Upon depositing the second metal layer, the side of metal line (22) is locally clad with the second metal to increase contact area and lowering contact resistance.

摘要翻译： 半导体器件（20）在第一金属线（22）和上覆的第二金属线（24）之间接触，而不需要导电的着陆焊盘。 在金属线（22）的相邻侧面处形成侧壁间隔件（30），使得在形成覆盖介质层（32）中的通路（34）时，侧壁间隔物防止下面的介电层（28）的沟槽，如果通孔是 不对齐 侧壁间隔物由电介质材料形成，该电介质材料具有比介电层（32）的蚀刻速率显着更慢的蚀刻速率。 在另一个实施例中，在沉积第二金属层（42）之前选择性地去除侧壁间隔物的部分。 在沉积第二金属层时，金属线（22）的一侧用第二金属局部包覆以增加接触面积并降低接触电阻。

公开(公告)号：US5266512A

公开(公告)日：1993-11-30

申请号：US781691

申请日：1991-10-23

申请人： Howard C. Kirsch

发明人： Howard C. Kirsch

IPC分类号： H01L21/02 ,  H01L27/108 ,  H01L21/70 ,  H01L27/00

CPC分类号： H01L28/91 ,  H01L27/10817

摘要： A nested surface capacitor and method of formation. The nested surface capacitor has a substrate (14) and an overlying dielectric layer (16). Conductive layer (18) overlies the dielectric layer (16). Three conductive cylindrical structures respectively referred to as an inner cylinder (30), a central cylinder (22') and an outer cylinder (32) overlie the conductive layer (18). The inner cylinder (30) lies within the central cylinder (22'). The central cylinder (22') lies within the outer cylinder (32). Together, the conductive layer (18) and the cylinders (30, 22', and 32) form a first electrode for the nested surface capacitor. A dielectric layer (38) overlying the cylinders (30, 22', and 32) and the conductive layer (18) acts as a capacitor dielectric. A conductive layer (40) overlying the dielectric layer (38) forms a second electrode of the capacitor.

摘要翻译： 嵌套表面电容器和形成方法。 嵌套表面电容器具有衬底（14）和上覆电介质层（16）。 导电层（18）覆盖介电层（16）。 分别被称为内筒（30），中心筒（22'）和外筒（32）的三个导电圆柱形结构覆盖在导电层（18）上。 内筒（30）位于中心筒（22'）内。 中心圆筒（22'）位于外筒（32）内。 一起，导电层（18）和圆柱体（30,22'和32）形成嵌套表面电容器的第一电极。 覆盖气缸（30,22'和32）和导电层（18）的电介质层（38）用作电容器电介质。 覆盖介电层（38）的导电层（40）形成电容器的第二电极。

公开(公告)号：US5240558A

公开(公告)日：1993-08-31

申请号：US967294

申请日：1992-10-27

申请人： Hisao Kawasaki ,  Umesh Sharma ,  Howard C. Kirsch

发明人： Hisao Kawasaki ,  Umesh Sharma ,  Howard C. Kirsch

IPC分类号： H01L21/02 ,  H01L21/033 ,  H01L21/311 ,  H01L21/8242

CPC分类号： H01L27/1085 ,  H01L21/0331 ,  H01L21/0337 ,  H01L21/31144 ,  H01L28/92 ,  Y10S438/947

摘要： The surface area of a polysilicon electrode is increased by sputtering non-coalescing islands (20) of aluminum onto a silicon dioxide layer (18), which is overlying the polysilicon electrode. The sputtering process allows uniform island formation to be achieved independent of the deposition surface. The non-coalescing islands are then used as a mask, and a portion of the buffer layer (22) and a portion of the polysilicon electrode (26) are etched to form pillar-like regions (30) within the polysilicon electrode.

摘要翻译： 通过将铝的非聚结岛（20）溅射到覆盖多晶硅电极的二氧化硅层（18）上来增加多晶硅电极的表面积。 溅射工艺允许独立于沉积表面实现均匀的岛形成。 然后将非聚结岛用作掩模，并且缓冲层（22）的一部分和多晶硅电极（26）的一部分被蚀刻以在多晶硅电极内形成柱状区域（30）。

公开(公告)号：US5141895A

公开(公告)日：1992-08-25

申请号：US640458

申请日：1991-01-11

申请人： James R. Pfiester ,  Howard C. Kirsch

发明人： James R. Pfiester ,  Howard C. Kirsch

IPC分类号： H01L21/225 ,  H01L21/28 ,  H01L29/51

CPC分类号： H01L21/28176 ,  H01L21/2256 ,  H01L21/28185 ,  H01L21/28194 ,  H01L21/28211 ,  H01L29/513 ,  Y10S148/034 ,  Y10S148/035 ,  Y10S438/923

摘要： A semiconductor device is formed by a process in which a diffusant penetration layer and a diffusant source layer containing a boron dopant are formed overlaying the surface of a semiconductor substrate. The diffusant source layer is annealed to cause the boron dopant to controllably diffuse through the diffusant penetration layer to the semiconductor substrate to form a doped region at the surface. The diffusant source layer and the diffusant penetration layer are removed and a gate insulator is formed on the substrate surface overlaying the doped region. An N doped gate electrode is then formed overlaying the gate insulator.

摘要翻译： 通过在半导体衬底的表面上形成扩散渗透层和含有硼掺杂剂的扩散源层的工艺形成半导体器件。 扩散源层被退火以使硼掺杂剂可控地扩散通过扩散渗透层到半导体衬底，以在表面形成掺杂区域。 去除扩散源层和扩散渗透层，并在覆盖掺杂区的衬底表面上形成栅极绝缘体。 然后形成覆盖栅极绝缘体的N掺杂栅电极。

公开(公告)号：US4887135A

公开(公告)日：1989-12-12

申请号：US694487

申请日：1985-01-24

申请人： Glen T. Cheney ,  Howard C. Kirsch ,  James T. Nelson ,  James H. Stefany

发明人： Glen T. Cheney ,  Howard C. Kirsch ,  James T. Nelson ,  James H. Stefany

IPC分类号： H01L27/108

CPC分类号： H01L27/10805

摘要： A self-aligned one transistor-capacitor memory cell is provided which uses an n-channel MOS transistor having separate drain and source regions with a first level polysilicon conductor coupled to the top plate of the capacitor and separate second level polysilicon conductors coupled to the gate and drain of the transistor. A reduction in a dimension of the memory cell is acheived compared to a similar memory cell which uses only one level of conductors.

摘要翻译： 提供了自对准的一个晶体管 - 电容器存储单元，其使用具有分离的漏极和源极区域的n沟道MOS晶体管，其中第一级多晶硅导体耦合到电容器的顶板，并且分离的第二级多晶硅导体耦合到栅极 和晶体管的漏极。 与仅使用一个级别的导体的类似的存储器单元相比，可以减小存储单元的尺寸。

公开(公告)号：US4649522A

公开(公告)日：1987-03-10

申请号：US700459

申请日：1985-02-11

申请人： Howard C. Kirsch

发明人： Howard C. Kirsch

IPC分类号： G11C11/41 ,  G11C7/10 ,  G11C8/04 ,  G11C11/401 ,  G11C11/4096 ,  G11C13/00

CPC分类号： G11C11/4096 ,  G11C7/1024 ,  G11C8/04

摘要： A dynamic random access memory obtains improved access time for reading data from a multiplicity of memory cells along a given selected row. This is obtained by allowing the output data line to remain active between activations of a column enable signal. An increase in data valid time at the memory output is obtained, while allowing increased latitude in memory address setup time.

摘要翻译： 动态随机存取存储器从给定的选定行的多个存储单元读取数据获得改进的访问时间。 这是通过允许输出数据线在列使能信号的激活之间保持活动而获得的。 获得存储器输出的数据有效时间的增加，同时允许在存储器地址建立时间内增加纬度。

公开(公告)号：US4160934A

公开(公告)日：1979-07-10

申请号：US823729

申请日：1977-08-11

申请人： Howard C. Kirsch

发明人： Howard C. Kirsch

IPC分类号： G05F1/56 ,  H05B43/00

CPC分类号： G05F1/56

摘要： The current in a semiconductive light emitting diode (LED), driven by an insulated gate field effect transistor (IGFET) switch, is stabilized by a current control circuit including a comparator type feedback network, which stabilizes the voltage at a node located between said switch and the series connection of a ballast resistor and the LED.

摘要翻译： {PG，1]由绝缘栅场效应晶体管（IGFET）开关驱动的半导体发光二极管（LED）中的电流由包括比较器型反馈网络的电流控制电路稳定，其稳定节点处的电压 位于所述开关和镇流电阻器与LED之间的串联连接之间。