公开(公告)号：US09141545B2

公开(公告)日：2015-09-22

申请号：US14557715

申请日：2014-12-02

申请人： ARM Finance Overseas Limited

发明人： William Lee ,  Thomas Benjamin Berg

IPC分类号： G06F12/08

CPC分类号： G06F12/0828 ,  G06F12/0815 ,  G06F12/0831 ,  G06F12/0871 ,  G06F2212/507 ,  G06F2212/621 ,  Y02D10/13

摘要： A cache coherence manager, disposed in a multi-core microprocessor, includes a request unit, an intervention unit, a response unit and an interface unit. The request unit receives coherent requests and selectively issues speculative requests in response. The interface unit selectively forwards the speculative requests to a memory. The interface unit includes at least three tables. Each entry in the first table represents an index to the second table. Each entry in the second table represents an index to the third table. The entry in the first table is allocated when a response to an associated intervention message is stored in the first table but before the speculative request is received by the interface unit. The entry in the second table is allocated when the speculative request is stored in the interface unit. The entry in the third table is allocated when the speculative request is issued to the memory.

摘要翻译： 设置在多核微处理器中的高速缓存一致性管理器包括请求单元，干预单元，响应单元和接口单元。 请求单元接收相干请求并有选择地发出响应的推测请求。 接口单元选择性地将推测请求转发到存储器。 接口单元至少包括三个表。 第一个表中的每个条目表示第二个表的索引。 第二个表中的每个条目表示第三个表的索引。 当对相关干预消息的响应存储在第一表中但在接口单元接收到推测请求之前，分配第一表中的条目。 当推测请求存储在接口单元中时，分配第二个表中的条目。 当向内存发出推测请求时，会分配第三个表中的条目。

公开(公告)号：US20150242337A1

公开(公告)日：2015-08-27

申请号：US14188650

申请日：2014-02-24

申请人： PUNEET AGGARWAL ,  Eswaran Subramaniam

发明人： PUNEET AGGARWAL ,  Eswaran Subramaniam

IPC分类号： G06F12/14

CPC分类号： G06F12/1483 ,  G06F12/0864 ,  G06F12/126 ,  G06F2212/507

摘要： A cache lock validation apparatus for a cache having sets of cache lines and coupled to a cache controller. The apparatus includes a memory coupled to a processor. The memory includes test case data related to an architecture of the cache. The processor selects a first set of the sets of cache lines and generates a corresponding first group of addresses and an overflow status address. The processor instructs the cache controller to sequentially lock the first group of addresses and the overflow status address. The processor checks a status of an overflow bit in a status register of the cache controller upon locking the overflow status address, and generates a FAIL status signal when the overflow bit is reset.

摘要翻译： 一种用于具有高速缓存线组并且耦合到高速缓存控制器的高速缓存的高速缓存锁确认装置。 该装置包括耦合到处理器的存储器。 存储器包括与缓存的体系结构有关的测试用例数据。 处理器选择第一组高速缓存行集合并且生成对应的第一组地址和溢出状态地址。 处理器指示高速缓存控制器顺序地锁定第一组地址和溢出状态地址。 在锁定溢出状态地址时，处理器检查高速缓存控制器的状态寄存器中的溢出位的状态，并在溢出位复位时产生FAIL状态信号。

公开(公告)号：US20150242251A1

公开(公告)日：2015-08-27

申请号：US14311429

申请日：2014-06-23

申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION

发明人： GUY L. GUTHRIE ,  HUGH SHEN ,  WILLIAM J. STARKE ,  DEREK E. WILLIAMS

IPC分类号： G06F9/52 ,  G06F12/10 ,  G06F12/14

CPC分类号： G06F9/5088 ,  G06F9/5033 ,  G06F9/528 ,  G06F12/0815 ,  G06F12/0862 ,  G06F12/1072 ,  G06F12/1491 ,  G06F2212/507 ,  G06F2212/602 ,  G06F2212/6026

摘要： In at least some embodiments, a cache memory of a data processing system receives a speculative memory access request including a target address of data speculatively requested for a processor core. In response to receipt of the speculative memory access request, transactional memory logic determines whether or not the target address of the speculative memory access request hits a store footprint of a memory transaction. In response to determining that the target address of the speculative memory access request hits a store footprint of a memory transaction, the transactional memory logic causes the cache memory to reject servicing the speculative memory access request.

摘要翻译： 在至少一些实施例中，数据处理系统的高速缓存存储器接收包含针对处理器核心推测请求的数据的目标地址的推测存储器访问请求。 响应于接收到推测存储器访问请求，事务存储器逻辑确定推测存储器访问请求的目标地址是否触发存储器事务的存储占位。 响应于确定推测性存储器访问请求的目标地址命中存储器事务的存储占位面积，事务存储器逻辑使高速缓冲存储器拒绝对推测存储器访问请求的服务。

公开(公告)号：US09110885B2

公开(公告)日：2015-08-18

申请号：US12212917

申请日：2008-09-18

申请人： Lakshminarayana B. Arimilli ,  Ravi K. Arimilli ,  Balaram Sinharoy

发明人： Lakshminarayana B. Arimilli ,  Ravi K. Arimilli ,  Balaram Sinharoy

IPC分类号： G06F12/00 ,  G06F13/28 ,  G06F12/08

CPC分类号： G06F13/28 ,  G06F12/0835 ,  G06F2212/507 ,  G06F2212/621

摘要： A technique for performing cache injection includes monitoring addresses on a bus. Ownership of input/output data on the bus is acquired by a cache when an address on the bus (that is associated with the input/output data) corresponds to an address of a data block stored in the cache.

摘要翻译： 执行高速缓存注入的技术包括监视总线上的地址。 当总线上的地址（与输入/输出数据相关联）对应于存储在高速缓存中的数据块的地址时，通过高速缓存获取总线上的输入/输出数据的所有权。

公开(公告)号：US09026742B2

公开(公告)日：2015-05-05

申请号：US11962331

申请日：2007-12-21

申请人： Sanjay R. Deshpande ,  Klas M. Bruce ,  Michael D. Snyder

发明人： Sanjay R. Deshpande ,  Klas M. Bruce ,  Michael D. Snyder

IPC分类号： G06F13/20 ,  G06F12/08

CPC分类号： G06F12/0828 ,  G06F12/0831 ,  G06F2212/1016 ,  G06F2212/507

摘要： A processor provides memory request and a coherency state value for a coherency granule associated with a memory request. The processor further provides either a first indicator or a second indicator depending on whether the coherency state value represents a cumulative coherency state for a plurality of caches of the processor. The first indicator and the second indicator identify the coherency state value as representing a cumulative coherency state or a potentially non-cumulative coherency state, respectively. If the second indicator is provided, a transaction management module determines whether to request the cumulative coherency state for the coherency granule in response to receiving the second indicator. The transaction management module then provides an indicator of the request for the cumulative coherency state to the processor in response to determining to request the cumulative coherency state. Otherwise, the transaction management module processes the memory transaction without requesting the cumulative coherency state.

摘要翻译： 处理器为与存储器请求相关联的一致性粒子提供存储器请求和一致性状态值。 所述处理器还根据所述一致性状态值是否表示所述处理器的多个高速缓存的累积一致性状态，还提供第一指示符或第二指示符。 第一指示符和第二指示符分别表示相关性状态值，表示累积相关性状态或潜在的非累积一致性状态。 如果提供了第二指示符，则事务管理模块响应于接收到第二指示符来确定是否请求相关性颗粒的累积一致性状态。 响应于确定请求累积一致性状态，事务管理模块向处理器提供对累积一致性状态的请求的指示符。 否则，事务管理模块处理存储器事务而不请求累积一致性状态。

公开(公告)号：US20150082000A1

公开(公告)日：2015-03-19

申请号：US14462774

申请日：2014-08-19

申请人： Samsung Electronics Co., Ltd.

发明人： Sung-Min Hong ,  Sim Ji Lee ,  JaeYoung Hur ,  JiWoong Kwon ,  Il Park ,  Jong-Jin Lee ,  Jinyong Jung

IPC分类号： G06F12/10 ,  G06F12/08

CPC分类号： G06F12/0862 ,  G06F12/1009 ,  G06F12/1027 ,  G06F2212/507 ,  G06F2212/6022 ,  G06F2212/654 ,  G06F2212/68 ,  G06F2212/681

摘要： A memory management unit comprises an address translation unit that receives a memory access request as a virtual address and translates the virtual address to a physical address. A translation lookaside buffer stores page descriptors of a plurality of physical addresses, the address translation unit determining whether a page descriptor of a received virtual address is present in the translation lookaside buffer. A prefetch buffer stores page descriptors of the plurality of physical addresses. The address translation unit, in the event the page descriptor of the received virtual address is not present in the translation lookaside buffer, further determines whether the page descriptor of the received virtual address is present in the prefetch buffer; updates the translation lookaside buffer with the page descriptor in response to the determination; and performs a translation of the virtual address to a physical address using the page descriptor.

摘要翻译： 存储器管理单元包括地址转换单元，其接收作为虚拟地址的存储器访问请求并将虚拟地址转换为物理地址。 翻译后备缓冲器存储多个物理地址的页面描述符，地址转换单元确定所接收的虚拟地址的页面描述符是否存在于翻译后备缓冲器中。 预取缓冲器存储多个物理地址的页面描述符。 地址转换单元，在接收到的虚拟地址的页面描述符不存在于翻译后备缓冲器中的情况下，进一步确定接收的虚拟地址的页面描述符是否存在于预取缓冲器中; 响应于确定，用页面描述符更新翻译后备缓冲器; 并使用页面描述符执行虚拟地址到物理地址的转换。

公开(公告)号：US20150052293A1

公开(公告)日：2015-02-19

申请号：US14387598

申请日：2012-04-30

申请人： Blaine D. Gaither ,  Russ W. Herrell ,  Craig Warner

发明人： Blaine D. Gaither ,  Russ W. Herrell ,  Craig Warner

IPC分类号： G06F12/08

CPC分类号： G06F12/0862 ,  G06F12/0808 ,  G06F12/0831 ,  G06F2212/507 ,  G06F2212/602 ,  G06F2212/621 ,  G06F2212/7201

摘要： A computing device includes a home node controller to couple a home processor socket to the computing device. The home processor socket includes a home core hidden from the computing device and the home core fetches data to a home cache of the home processor socket. The computing device includes a source processor socket including a source core to request for data and the home node controller forwards requested data from the home cache to the source core if the requested data is included on the home cache.

摘要翻译： 计算设备包括将家庭处理器插座耦合到计算设备的家庭节点控制器。 家庭处理器插座包括从计算设备隐藏的本地核心，并且本地核心将数据提取到家庭处理器插座的家庭缓存。 计算设备包括源处理器插座，其包括用于请求数据的源核心，并且如果所请求的数据被包括在家用高速缓存中，则家庭节点控制器将所请求的数据从家庭高速缓存转发到源核心。

公开(公告)号：US20140337593A1

公开(公告)日：2014-11-13

申请号：US14270122

申请日：2014-05-05

申请人： Hugh W. Holbrook ,  Duncan Stuart Ritchie ,  Sebastian Sapa

发明人： Hugh W. Holbrook ,  Duncan Stuart Ritchie ,  Sebastian Sapa

IPC分类号： G06F3/06 ,  G06F12/10

CPC分类号： G06F3/065 ,  G06F3/0614 ,  G06F3/0638 ,  G06F3/0673 ,  G06F12/1027 ,  G06F17/30097 ,  G06F2003/0691 ,  G06F2212/507 ,  H04L45/7453

摘要： A method and apparatus of a device that reads and writes data using a shared memory hash table and a lookaside buffer is described. In an exemplary embodiment, a device locates a bucket for the data in a shared memory hash table, where a writer updates the shared memory hash table and a reader that is one of a plurality of readers reads from the shared memory hash table. The device further retrieves an initial value of a version of the bucket. If the initial value of the version is odd, the device copies the data from a lookaside buffer of the writer to a local buffer for the reader, wherein the lookaside buffer stores a copy of the data while the bucket is being modified.

摘要翻译： 描述了使用共享存储器散列表和后备缓冲器来读取和写入数据的设备的方法和装置。 在示例性实施例中，设备将数据的桶定位在共享存储器散列表中，其中写入器更新共享存储器散列表，并且读取器是从多个读取器中的一个读取器从共享存储器散列表读取的。 设备进一步检索桶的版本的初始值。 如果版本的初始值是奇数，则设备将数据从写入器的后备缓冲器复制到读取器的本地缓冲器，其中后备缓冲器存储在修改存储桶时数据的副本。

公开(公告)号：US20140195771A1

公开(公告)日：2014-07-10

申请号：US13734218

申请日：2013-01-04

申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION

发明人： Shawn A. Adderly ,  Paul A Niekrewicz ,  Aydin Suren ,  Sebastian T. Ventrone

IPC分类号： G06F12/10

CPC分类号： G06F12/1027 ,  G06F12/0862 ,  G06F12/1009 ,  G06F2212/1016 ,  G06F2212/507 ,  G06F2212/6024 ,  G06F2212/654 ,  G06F2212/681

摘要： In a particular embodiment, a method of anticipatorily loading a page of memory is provided. The method may include, during execution of first program code using a first page of memory, collecting data for at least one attribute of the first page of memory, including collecting data about at least one next page of memory that interacts with the first page of memory for a historical topology attribute of the first page of memory. The method may also include, during execution of second program code using the first page of memory, determining a second page of memory to anticipatorily load based on the historical topology attribute of the first page of memory.

摘要翻译： 在特定实施例中，提供了预先加载存储器页面的方法。 该方法可以包括在使用第一页存储器执行第一程序代码期间，收集第一页存储器的至少一个属性的数据，包括收集关于与第一页的第一页相互作用的至少一个下一页存储器的数据 内存用于存储器第一页的历史拓扑属性。 该方法还可以包括在使用第一页存储器执行第二程序代码期间，基于第一页存储器的历史拓扑属性来确定存储器的第二页面以预先加载。

公开(公告)号：US20140156933A1

公开(公告)日：2014-06-05

申请号：US13691218

申请日：2012-11-30

申请人： Omar M. Shaikh ,  Ravi Rajwar ,  Paul Caprioli ,  Muawya M. Al-Otoom

发明人： Omar M. Shaikh ,  Ravi Rajwar ,  Paul Caprioli ,  Muawya M. Al-Otoom

IPC分类号： G06F12/08

CPC分类号： G06F9/3855 ,  G06F9/3004 ,  G06F9/30043 ,  G06F9/3016 ,  G06F9/3802 ,  G06F9/384 ,  G06F9/3842 ,  G06F9/3857 ,  G06F9/3863 ,  G06F9/467 ,  G06F11/1448 ,  G06F11/1469 ,  G06F12/0828 ,  G06F12/084 ,  G06F12/0842 ,  G06F12/0875 ,  G06F2201/84 ,  G06F2212/1016 ,  G06F2212/452 ,  G06F2212/507 ,  G06F2212/6042 ,  G06F2212/62 ,  G06F2212/621 ,  G06F2213/0026

摘要： Systems, apparatuses, and methods for improving TM throughput using a TM region indicator (or color) are described. Through the use of TM region indicators younger TM regions can have their instructions retired while waiting for older TM regions to commit.

摘要翻译： 描述了使用TM区域指示符（或颜色）来提高TM吞吐量的系统，装置和方法。 通过使用TM区域指标，年龄较小的TM区域可以在等待旧TM区域提交时，退出指令。