公开(公告)号：US20160005482A1

公开(公告)日：2016-01-07

申请号：US14856182

申请日：2015-09-16

申请人： SAMSUNG ELECTRONICS CO., LTD.

发明人： KYEONG-HAN LEE ,  Seok-Cheon Kwon ,  Dong-Yang Lee

IPC分类号： G11C16/26 ,  G11C16/08 ,  G11C16/32

CPC分类号： G11C16/26 ,  G11C7/10 ,  G11C7/1018 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1066 ,  G11C7/22 ,  G11C7/222 ,  G11C16/08 ,  G11C16/102 ,  G11C16/32 ,  G11C2207/107 ,  G11C2207/2281

摘要： A flash memory device including: a memory cell array; a signal generator inputting a first data fetch signal and outputting a second data fetch signal; and an output buffer circuit configured to output data from the memory cell array in sync with rising and falling edges of the second data fetch signal, wherein second data fetch signal is output along with data output from the output buffer circuit.

公开(公告)号：US20150255133A1

公开(公告)日：2015-09-10

申请号：US14495123

申请日：2014-09-24

申请人： Everspin Technologies, Inc.

发明人： Thomas Andre

IPC分类号： G11C11/16

CPC分类号： G11C11/1675 ,  G06F12/0806 ,  G06F12/0879 ,  G06F2212/62 ,  G11C7/1018 ,  G11C7/1045 ,  G11C7/12 ,  G11C7/22 ,  G11C11/16 ,  G11C11/1655 ,  G11C11/1657 ,  G11C11/1659 ,  G11C11/1673 ,  G11C11/1693 ,  G11C11/4091 ,  G11C11/4094 ,  G11C11/419 ,  G11C11/5607 ,  Y02D10/13

摘要： In some examples, a memory device has a memory array configured to include sets of bit cells grouped based in part on an arrangement of local source lines. Each of the groups of cells may include an assist bit having a lower impedance than the other bit cells of the group to cause current distributed by the local source lines to be largely provided to the assist bit. In some examples, the assist bit include a shorted tunnel junction and in other examples, multiple assist bits may be connected by one or more bridge assisted bit lines.

摘要翻译： 在一些示例中，存储器件具有被配置为包括部分地基于本地源极线的布置分组的位单元的集合的存储器阵列。 每个单元组可以包括具有比该组的其他位单元更低的阻抗的辅助位，以使得由本地源极线分配的电流大部分被提供给辅助位。 在一些示例中，辅助位包括短路隧道结，并且在其他示例中，多个辅助位可以由一个或多个桥接辅助位线连接。

公开(公告)号：US20150254181A1

公开(公告)日：2015-09-10

申请号：US14495083

申请日：2014-09-24

申请人： Everspin Technologies, Inc.

发明人： Thomas Andre ,  Syed M. Alam

IPC分类号： G06F12/08

CPC分类号： G11C11/1675 ,  G06F12/0806 ,  G06F12/0879 ,  G06F2212/62 ,  G11C7/1018 ,  G11C7/1045 ,  G11C7/12 ,  G11C7/22 ,  G11C11/16 ,  G11C11/1655 ,  G11C11/1657 ,  G11C11/1659 ,  G11C11/1673 ,  G11C11/1693 ,  G11C11/4091 ,  G11C11/4094 ,  G11C11/419 ,  G11C11/5607 ,  Y02D10/13

摘要： In some examples, a memory device is configured with a reduced command set and a variable burst length. In some instances, the variable burst length defines a page size associated with data to be loaded into a cache. In other instances, the variable burst length may be set on the fly per read/write command and, in some cases, the burst length may be utilized to define the page size associated with the read/write command.

摘要翻译： 在一些示例中，存储器设备配置有缩减命令集和可变突发长度。 在某些情况下，可变突发长度定义与要加载到高速缓存中的数据相关联的页面大小。 在其他情况下，可以在每个读/写命令中随时设置可变突发长度，并且在一些情况下可以利用突发长度来定义与读/写命令相关联的页大小。

公开(公告)号：US20150243344A1

公开(公告)日：2015-08-27

申请号：US14706508

申请日：2015-05-07

申请人： NANYA TECHNOLOGY CORPORATION

发明人： DEBRA BELL ,  KALLOL MAZUMDER

IPC分类号： G11C11/4076

CPC分类号： G11C11/4076 ,  G11C7/1018

摘要： A circuit in dynamic random access memory devices includes a command extension circuit. The command extension circuit is configured to generate at least one multiple-cycle command signal by lengthening a single-cycle clock command signal from a command decoding circuit. Control logic extends and reduces the multiple-cycle command signal to provide additional functions such as burst length and burst chop. Additional control logic is configured to determine whether a clock signal is enabled in output control logic circuitry according to the multiple-cycle command and logic level generated in the output logic circuitry.

摘要翻译： 动态随机存取存储器件中的电路包括命令扩展电路。 命令扩展电路被配置为通过从命令解码电路延长单周期时钟命令信号来生成至少一个多周期命令信号。 控制逻辑扩展并减少了多循环命令信号，以提供诸如突发长度和突发脉冲串等附加功能。 附加控制逻辑被配置为根据在输出逻辑电路中生成的多周期命令和逻辑电平来确定在输出控制逻辑电路中是否使能时钟信号。

公开(公告)号：US20150177777A1

公开(公告)日：2015-06-25

申请号：US14631425

申请日：2015-02-25

申请人： SK hynix Inc.

发明人： Kwang-Hyun KIM

IPC分类号： G06F1/12 ,  G06F1/06

CPC分类号： G06F1/12 ,  G06F1/06 ,  G11C7/1018 ,  G11C7/1042 ,  G11C7/1072 ,  G11C7/222 ,  G11C11/4076 ,  G11C11/4096 ,  H03K3/00

摘要： A pulse generation circuit includes a control unit configured to activate one or more of control clocks among a plurality of control clocks, and to activate one or more of select signals among a plurality of select signals, in response to one or more of sequence signals; a plurality of shifting units each configured to generate one or more of output signals, and to sequentially activate the one or more of output signal's by shifting an input pulse when a corresponding control clock among the plurality of control clocks is activated; and a signal transfer unit configured to transfer one or more of output signals of a shifting unit corresponding to an activated select signal among the plurality of shifting units, as one or more of pulses.

摘要翻译： 脉冲发生电路包括：控制单元，被配置为响应于一个或多个序列信号激活多个控制时钟之中的一个或多个控制时钟，并激活多个选择信号中的一个或多个选择信号; 多个移位单元，每个移位单元被配置为产生一个或多个输出信号，并且当多个控制时钟中的对应的控制时钟被激活时，通过移位输入脉冲来顺序地激活一个或多个输出信号; 以及信号传送单元，被配置为将与所述多个移位单元中的激活的选择信号相对应的移位单元的输出信号中的一个或多个传送为一个或多个脉冲。

公开(公告)号：US09053815B2

公开(公告)日：2015-06-09

申请号：US13903376

申请日：2013-05-28

申请人： NANYA TECHNOLOGY CORPORATION

发明人： Debra Bell ,  Kallol Mazumder

IPC分类号： G11C7/00 ,  G11C11/4076 ,  G11C7/10

CPC分类号： G11C11/4076 ,  G11C7/1018

摘要： A circuit in dynamic random access memory devices includes a command extension circuit. The command extension circuit is configured to generate at least one multiple-cycle command signal by lengthening a single-cycle clock command signal from a command decoding circuit. Control logic extends and reduces the multiple-cycle command signal to provide additional functions such as burst length and burst chop. Additional control logic is configured to determine whether a clock signal is enabled in output control logic circuitry according to the multiple-cycle command and logic level generated in the output logic circuitry.

摘要翻译： 动态随机存取存储器件中的电路包括命令扩展电路。 命令扩展电路被配置为通过从命令解码电路延长单周期时钟命令信号来生成至少一个多周期命令信号。 控制逻辑扩展并减少了多循环命令信号，以提供诸如突发长度和突发脉冲串等附加功能。 附加控制逻辑被配置为根据在输出逻辑电路中生成的多周期命令和逻辑电平来确定在输出控制逻辑电路中是否使能时钟信号。

公开(公告)号：US20150098282A1

公开(公告)日：2015-04-09

申请号：US14106803

申请日：2013-12-15

申请人： SK hynix Inc.

发明人： Geun-Il LEE

IPC分类号： G11C11/4063

CPC分类号： G11C11/4076 ,  G11C7/1018 ,  G11C11/4096 ,  G11C11/4097 ,  G11C2207/107

摘要： Disclosed herein is a semiconductor memory device using a pre-fetch method and a semiconductor system including the same. The semiconductor memory device may include a memory bank having an odd-numbered array region suitable for inputting/outputting data through N first local lines in response to an odd-numbered column address, and an even-numbered array region suitable for inputting/outputting data through N second local lines in response to an even-numbered column address, N being a positive integer, a column address generation unit suitable for consecutively generating the odd-numbered column address and the even-numbered column address whose generation sequence is controlled depending on whether an external column address has an even-numbered value or an odd-numbered value, and N global lines coupled in common to the N first local lines and the N second local lines, suitable for inputting/outputting data.

摘要翻译： 这里公开了使用预取方法的半导体存储器件和包括其的半导体系统。 半导体存储器件可以包括具有奇数编号的阵列区域的存储器组，其适于通过N个第一本地线路响应于奇数列地址输入/输出数据，以及适于输入/输出数据的偶数阵列区域 通过N个第二本地线响应偶数列地址，N是正整数，列地址生成单元，适于连续生成奇数列地址，偶数列地址的生成序列根据 外部列地址是否具有偶数值或奇数值，以及N个全局线，共同耦合到N个第一本地线和N个第二本地线，适于输入/输出数据。

公开(公告)号：US20150067274A1

公开(公告)日：2015-03-05

申请号：US14067326

申请日：2013-10-30

申请人： SK hynix Inc.

发明人： Dong Uk LEE

IPC分类号： G06F3/06

CPC分类号： G11C7/10 ,  G11C5/025 ,  G11C7/1018 ,  G11C2207/107 ,  G11C2207/2272

摘要： A memory system, including a plurality of stacked slices and a controller electrically coupled to the plurality of slices, includes: the plurality of slices configured to share a command in a preset number unit, wherein a slice performs a data input/output operation; and the controller configured to generate the command and a control signal for selecting slices in the preset number unit from the plurality of slices.

摘要翻译： 一种存储系统，包括多个堆叠的片和电耦合到所述多个片的控制器，包括：所述多个片被配置为共享预设号码单元中的命令，其中片执行数据输入/输出操作; 并且所述控制器被配置为生成所述命令和用于从所述多个切片中选择预设数量单位的切片的控制信号。

公开(公告)号：US08854917B2

公开(公告)日：2014-10-07

申请号：US13332021

申请日：2011-12-20

申请人： Jee Yul Kim

发明人： Jee Yul Kim

IPC分类号： G11C8/00 ,  G11C8/10 ,  G11C7/10

CPC分类号： G11C8/10 ,  G11C7/1018

摘要： The column address counter circuit of a semiconductor memory device includes at least one lower bit counter unit configured to generate a first bit of a column address by counting an internal clock, where the first bit is not a most significant bit of the column address, and a most significant counter unit configured to generate the most significant bit of the column address in response to a mask clock, where the mask clock is toggled when the internal clock is toggled by a set number of times.

摘要翻译： 半导体存储器件的列地址计数器电路包括至少一个低位计数器单元，其被配置为通过对内部时钟进行计数来产生列地址的第一位，其中第一位不是列地址的最高有效位，以及 最重要的计数器单元，被配置为响应于掩码时钟产生列地址的最高有效位，其中当内部时钟被切换一定次数时屏蔽时钟被切换。

公开(公告)号：US08745465B1

公开(公告)日：2014-06-03

申请号：US13191980

申请日：2011-07-27

申请人： Heramba Aligave ,  Douglas M. Grant ,  Sarvendra Govindammagari

发明人： Heramba Aligave ,  Douglas M. Grant ,  Sarvendra Govindammagari

IPC分类号： G11C29/00

CPC分类号： G11C29/52 ,  G11C7/1018 ,  G11C29/023 ,  G11C29/42

摘要： Methods and circuits detect a burst error in a block of data bits. Coset calculator circuits calculate coset leaders from a syndrome generated from the data bits of the block. The coset calculator circuits calculate the coset leaders for each frame of the data bits. For each frame, comparator circuits input a corresponding coset leader of the coset leaders. Each comparator circuit determines, for each burst-length portion of one or more burst-length portions within the corresponding coset leader, whether the coset bits of the corresponding coset leader are zero except for the coset bits within the burst-length portion. An error-locator circuit outputs an error vector describing the burst error in the block in response to one of the comparator circuits determining that the coset bits of the corresponding coset leader are zero except for the coset bits within one of the burst-length portions within the corresponding coset leader.

摘要翻译： 方法和电路检测数据位块中的突发错误。 Coset计算器电路从从块的数据位产生的校正子中计算陪集前导。 陪集计算器电路计算数据位的每一帧的陪集领导。 对于每个帧，比较器电路输入陪集领导的相应陪集领导。 每个比较器电路针对对应的陪集首领内的一个或多个突发长度部分的每个突发长度部分确定除了突发长度部分内的陪集比特，对应陪集前导的陪集比特是否为零。 错误定位器电路响应于一个比较器电路输出描述该块中的脉冲串错误的误差矢量，该比较器电路确定除了在一个脉冲串长度部分内的一个脉冲串长度部分内的陪集位 相应的陪集领导。