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    Selective contact formation using masking and resist patterning techniques
    21.
    发明授权
    Selective contact formation using masking and resist patterning techniques 有权
    使用掩模和抗蚀剂图案化技术的选择性接触形成

    公开(公告)号：US07622389B1

    公开(公告)日：2009-11-24

    申请号：US11411353

    申请日：2006-04-25

    申请人： Kyunghoon Min ,  Mark Chang ,  Ning Cheng ,  Brian Osborn ,  Kevin Song ,  Fei Wang ,  Angela Hui ,  Hiroyuki Kinoshita ,  Kuo-Tung Chang

    发明人： Kyunghoon Min ,  Mark Chang ,  Ning Cheng ,  Brian Osborn ,  Kevin Song ,  Fei Wang ,  Angela Hui ,  Hiroyuki Kinoshita ,  Kuo-Tung Chang

    IPC分类号： H01L21/302

    CPC分类号： H01L27/11526 ,  H01L27/11548

    摘要： A method for manufacturing a semiconductor device including selective conductive contacts includes the step of depositing a resist over first and second memory device components, each of the first and second components comprising junctions formed in the substrate and a gate formed on the substrate between the junctions. The resist is then removed from the second components to thereby form a resist opening above each of the second component control gates and junctions. The resist is then etched to thereby expose each of the first component control gates but not the substrate surrounding the first component control gates. Conductive contacts are then formed on the exposed first component control gates, and the second component control gates and junctions.

    摘要翻译： 包括选择性导电触点的半导体器件的制造方法包括在第一和第二存储器件部件上沉积抗蚀剂的步骤，第一和第二部件中的每一个包括形成在衬底中的接合部以及在接合部之间形成在衬底上的栅极。 然后将抗蚀剂从第二部件移除，从而在每个第二部件控制浇口和结上形成抗蚀剂开口。 然后蚀刻抗蚀剂，从而暴露第一组分控制栅极中的每一个，而不暴露围绕第一组分控制栅极的衬底。 然后在暴露的第一部件控制栅极和第二部件控制栅极和结上形成导电触点。

    MEMORY SYSTEM WITH FIN FET TECHNOLOGY
    22.
    发明申请
    MEMORY SYSTEM WITH FIN FET TECHNOLOGY 有权
    具有FIN FET技术的存储系统

    公开(公告)号：US20080150029A1

    公开(公告)日：2008-06-26

    申请号：US11614815

    申请日：2006-12-21

    申请人： Wei Zheng ,  Lei Xue ,  Kuo-Tung Chang

    发明人： Wei Zheng ,  Lei Xue ,  Kuo-Tung Chang

    IPC分类号： H01L29/78 ,  H01L21/336

    CPC分类号： H01L27/11568 ,  H01L27/115 ,  H01L29/66833 ,  H01L29/7851

    摘要： A method for manufacturing a memory system is provided including forming a charge-storage layer on a first insulator layer including insulating the charge-storage layer from a vertical fin, forming a second insulator layer from the charge-storage layer, and forming a gate over the second insulator includes forming a fin field effect transistor.

    摘要翻译： 提供了一种用于制造存储器系统的方法，包括在第一绝缘体层上形成电荷存储层，该第一绝缘体层包括从垂直鳍状物绝缘电荷存储层，从电荷存储层形成第二绝缘体层，并形成栅极 第二绝缘体包括形成鳍状场效应晶体管。

    MEMORY SYSTEM WITH DEPLETION GATE
    23.
    发明申请
    MEMORY SYSTEM WITH DEPLETION GATE 审中-公开
    带有隔离门的记忆系统

    公开(公告)号：US20080150005A1

    公开(公告)日：2008-06-26

    申请号：US11694089

    申请日：2007-03-30

    申请人： Meng Ding ,  YouSeok Suh ,  Wei Zheng ,  Kuo-Tung Chang

    发明人： Meng Ding ,  YouSeok Suh ,  Wei Zheng ,  Kuo-Tung Chang

    IPC分类号： H01L29/792

    CPC分类号： H01L27/11568 ,  H01L27/115 ,  H01L29/66833 ,  H01L29/792

    摘要： A memory system includes a substrate, forming a first insulator layer over the substrate, forming a charge-storage layer over the first insulator layer, forming a second insulator layer over the charge-storage layer, and forming a depletion gate having a depletion phenomenon over the second insulator layer.

    摘要翻译： 存储器系统包括：衬底，在衬底上形成第一绝缘体层，在第一绝缘体层之上形成电荷存储层，在电荷存储层上形成第二绝缘体层，并形成具有耗尽现象的耗尽栅极 第二绝缘体层。

    Narrow wide spacer
    26.
    发明授权
    Narrow wide spacer 有权
    狭窄的间距

    公开(公告)号：US06927129B1

    公开(公告)日：2005-08-09

    申请号：US10821312

    申请日：2004-04-08

    申请人： Yu Sun ,  Kuo-Tung Chang ,  Angela T. Hui ,  Shenqing Fang

    发明人： Yu Sun ,  Kuo-Tung Chang ,  Angela T. Hui ,  Shenqing Fang

    IPC分类号： H01L21/336 ,  H01L21/8247 ,  H01L27/105

    CPC分类号： H01L29/6656 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11534

    摘要： A method for fabricating a semiconductor device. Specifically, A method of manufacturing a semiconductor device comprising: depositing a first oxide layer over a periphery transistor comprising a gate stack, a drain side sidewall and a source side sidewall and over a core transistor comprising a gate stack, a source side sidewall and a drain side sidewall; etching the first oxide layer wherein a portion of the first oxide layer remains on the source side sidewall and on the drain side sidewall of the periphery transistor and on the source side sidewall and on the drain side sidewall of the core transistor; etching the first oxide layer from the source side sidewall of the core transistor; depositing a second oxide layer over the periphery transistor and the core transistor; and etching the second oxide layer wherein a portion of the second oxide layer remains on the first oxide layer formed on the source side sidewall and on the drain side sidewall of the periphery transistor and wherein the second oxide layer remains on the source side sidewall and on the drain side sidewall of the core transistor.

    摘要翻译： 一种半导体器件的制造方法。 具体地说，一种制造半导体器件的方法，包括：在包括栅极堆叠，漏极侧壁和源极侧壁的外围晶体管上沉积第一氧化物层，以及包括栅极堆叠，源极侧壁和 排水侧壁 蚀刻第一氧化物层，其中第一氧化物层的一部分保留在外围晶体管的源极侧壁和漏极侧壁上，并且在芯晶体管的源极侧壁和漏极侧侧壁上残留; 从芯晶体管的源极侧壁蚀刻第一氧化物层; 在外围晶体管和芯晶体管上沉积第二氧化物层; 以及蚀刻所述第二氧化物层，其中所述第二氧化物层的一部分保留在形成在所述外围晶体管的源极侧壁和漏极侧壁上的第一氧化物层上，并且其中所述第二氧化物层保留在所述源侧侧壁上， 芯晶体管的漏极侧壁。

    BPSG, SA-CVD liner/P-HDP gap fill
    27.
    发明授权
    BPSG, SA-CVD liner/P-HDP gap fill 有权
    BPSG，SA-CVD衬垫/ P-HDP间隙填充

    公开(公告)号：US06613657B1

    公开(公告)日：2003-09-02

    申请号：US10231133

    申请日：2002-08-30

    申请人： Minh Van Ngo ,  Dawn Hopper ,  Wenmei Li ,  Kelwin King Wai Ko ,  Kuo-Tung Chang ,  Tyagamohan Gottipati

    发明人： Minh Van Ngo ,  Dawn Hopper ,  Wenmei Li ,  Kelwin King Wai Ko ,  Kuo-Tung Chang ,  Tyagamohan Gottipati

    IPC分类号： H01L218247

    CPC分类号： H01L27/11521 ,  H01L27/115

    摘要： Device leakage due to spacer undercutting is remedied by depositing a BPSG, SA-CVD oxide liner and flowing it into the undercut regions, followed by gap filling with a P-doped HDP oxide layer. Embodiments include depositing a BPSG, SA-CVD oxide liner containing 4 to 6 wt.% boron, at a thickness of 1,000 Å to 1,800 Å, over closely spaced apart non-volatile transistors and heating during or subsequent to deposition to flow the BPSG, SA-CVD oxide liner into the undercut regions of the sidewall spacers of the gate stacks. Gap filling is then completed by depositing the layer of P-doped HDP at a thickness of 6,000 Å to 10,000 Å.

    摘要翻译： 通过沉积BPSG，SA-CVD氧化物衬垫并将其流入底切区域，随后用P掺杂的HDP氧化物层填充间隙来补救由间隔物底切造成的器件泄漏。 实施方案包括在紧密间隔开的非易失性晶体管上沉积厚度为1,000至1,800的含有4至6重量％硼的BPSG，SA-CVD氧化物衬垫，并在沉积期间或之后加热以使BPSG流动， SA-CVD氧化物衬垫进入栅堆叠的侧壁间隔物的底切区域。 然后通过沉积厚度为6,000至10,000的P掺杂HDP层完成间隙填充。

    Method of making and accessing split gate memory device
    28.
    发明授权
    Method of making and accessing split gate memory device 失效
    制造和访问分闸门存储器件的方法

    公开(公告)号：US5824584A

    公开(公告)日：1998-10-20

    申请号：US876326

    申请日：1997-06-16

    申请人： Wei-Ming Chen ,  Lee Z. Wang ,  Kuo-Tung Chang ,  Craig Swift

    发明人： Wei-Ming Chen ,  Lee Z. Wang ,  Kuo-Tung Chang ,  Craig Swift

    IPC分类号： H01L21/8239 ,  H01L27/105 ,  H01L21/336

    CPC分类号： H01L27/105 ,  H01L27/1052 ,  Y10S438/933

    摘要： A non-volatile memory having a control gate (14) and a sidewall select gate (28) is illustrated. The sidewall select gate (28) is formed in conjunction with a semiconductor doped oxide (20) to form a non-volatile memory cell (7). The semiconductor element used to dope the oxide layer (20) will generally include silicon or germanium. The non-volatile memory cell (7) is programmed by storing electrons in the doped oxide (20), and is erased using band-to-band tunneling.

    摘要翻译： 示出了具有控制栅极（14）和侧壁选择栅极（28）的非易失性存储器。 侧壁选择栅极（28）与半导体掺杂氧化物（20）结合形成以形成非易失性存储单元（7）。 用于掺杂氧化物层（20）的半导体元件通常将包括硅或锗。 通过在掺杂氧化物（20）中存储电子来对非易失性存储单元（7）进行编程，并且使用带 - 带隧道进行擦除。

    Method for operating a memory array
    29.
    发明授权
    Method for operating a memory array 失效
    操作存储器阵列的方法

    公开(公告)号：US5706228A

    公开(公告)日：1998-01-06

    申请号：US603939

    申请日：1996-02-20

    申请人： Kuo-Tung Chang ,  Craig A. Cavins ,  Ko-Min Chang ,  Bruce L. Morton ,  George L. Espinor

    发明人： Kuo-Tung Chang ,  Craig A. Cavins ,  Ko-Min Chang ,  Bruce L. Morton ,  George L. Espinor

    IPC分类号： G11C16/04 ,  G11C16/10 ,  G11C11/40

    CPC分类号： G11C16/3427 ,  G11C16/0433 ,  G11C16/10

    摘要： A memory array (25) having a selected memory cell (10) and an unselected memory cell (30) is programmed and read. Each memory cell in the memory array (25) contains an isolation transistor (22) and a floating gate transistor (23). To program the selected memory cell (10), programming voltages are applied to a control gate line (21), a drain line (14), an isolation line (19), and a source line (12). To reduce the effects of the drain disturb problem, a gate terminal (32) of the unselected memory cell (30) is held at a positive voltage. To read selected memory cell (10), a read voltage is applied to an isolation gate line (31) of unselected memory cell (30) which insures that the unselected memory cell (30) does not conduct or contribute to leakage current and power consumption during the read operation.

    摘要翻译： 具有选定的存储单元（10）和未选择的存储单元（30）的存储器阵列（25）被编程和读取。 存储器阵列（25）中的每个存储单元包含隔离晶体管（22）和浮动栅极晶体管（23）。 为了对所选择的存储单元（10）进行编程，将编程电压施加到控制栅极线（21），漏极线（14），隔离线（19）和源极线（12）。 为了减小漏极干扰问题的影响，未选择的存储单元（30）的栅极端子（32）被保持在正电压。 为了读取所选择的存储单元（10），读取电压被施加到未选择存储单元（30）的隔离栅极线（31），其确保未选择的存储单元（30）不导通或有助于漏电流和功耗 在读操作期间。

    Dual charge storage node memory device and methods for fabricating such device
    30.
    发明授权
    Dual charge storage node memory device and methods for fabricating such device 有权
    双电荷存储节点存储器件及其制造方法

    公开(公告)号：US08183623B2

    公开(公告)日：2012-05-22

    申请号：US13075047

    申请日：2011-03-29

    申请人： Chungho Lee ,  Hiroyuki Kinoshita ,  Kuo-Tung Chang ,  Amol Joshi ,  Kyunghoon Min ,  Chi Chang

    发明人： Chungho Lee ,  Hiroyuki Kinoshita ,  Kuo-Tung Chang ,  Amol Joshi ,  Kyunghoon Min ,  Chi Chang

    IPC分类号： H01L29/792 ,  H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113 ,  H01L31/119

    CPC分类号： H01L21/28273 ,  H01L21/28282 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/42332 ,  H01L29/42348 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7883 ,  H01L29/792 ,  Y10S438/954

    摘要： A dual node memory device and methods for fabricating the device are provided. In one embodiment the method comprises forming a layered structure with an insulator layer, a charge storage layer, a buffer layer, and a sacrificial layer on a semiconductor substrate. The layers are patterned to form two spaced apart stacks and an exposed substrate portion between the stacks. A gate insulator and a gate electrode are formed on the exposed substrate, and the sacrificial layer and buffer layer are removed. An additional insulator layer is deposited overlying the charge storage layer to form insulator-storage layer-insulator memory storage areas on each side of the gate electrode. Sidewall spacers are formed at the sidewalls of the gate electrode overlying the storage areas. Bit lines are formed in the substrate spaced apart from the gate electrode, and a word line is formed that contacts the gate electrode and the sidewall spacers.

    摘要翻译： 提供了一种双节点存储器件及其制造方法。 在一个实施例中，该方法包括在半导体衬底上形成具有绝缘体层，电荷存储层，缓冲层和牺牲层的分层结构。 这些层被图案化以形成两个间隔开的堆叠和在堆叠之间的暴露的衬底部分。 在暴露的基板上形成栅极绝缘体和栅电极，去除牺牲层和缓冲层。 沉积覆盖电荷存储层的另外的绝缘体层，以在栅电极的每一侧上形成绝缘体存储层 - 绝缘体存储器存储区域。 侧壁间隔件形成在覆盖存储区域的栅电极的侧壁上。 在与栅极间隔开的衬底中形成位线，并且形成与栅电极和侧壁间隔物接触的字线。