公开(公告)号：US5068696A

公开(公告)日：1991-11-26

申请号：US574981

申请日：1990-08-29

申请人： Ping Yang ,  Amitava Chatterjee ,  Shian Aur ,  Thomas L. Polgreen

发明人： Ping Yang ,  Amitava Chatterjee ,  Shian Aur ,  Thomas L. Polgreen

IPC分类号： H01L29/10 ,  H01L29/78

CPC分类号： H01L29/78 ,  H01L29/1033

摘要： A programmable device (10) is formed from a silicided MOS transistor. The transistor (10) is formed at a face of a semiconductor layer (12), and includes a diffused drain region (17, 22) and a source region (19, 24) that are spaced apart by a channel region (26). At least the drain region (22) has a surface with a silicided layer (28) formed on a portion thereof. The application of a programming voltage in the range of ten to fifteen volts from the drain region (17, 22) to the source region (19, 24) has been discovered to reliably form a melt filament (40) across the channel region (26). A gate voltage (V.sub.g) may be applied to the insulated gate (14) over the channel region (26) such that a ten-volt programming voltage (V.sub.PROG) will cause melt filaments to form in those transistors to which the gate voltage is applied, but will not cause melt filaments to form in the remaining transistors (10) of an array.

摘要翻译： 可编程器件（10）由硅化MOS晶体管形成。 晶体管（10）形成在半导体层（12）的表面，并且包括由沟道区域（26）间隔开的扩散漏极区域（17,22）和源极区域（19,24）。 至少漏极区域（22）具有在其一部分上形成有硅化物层（28）的表面。 已经发现，从漏区（17,22）到源区（19,24）的施加从十到十五伏的范围内的编程电压可靠地在通道区域（26）上形成熔丝（40） ）。 栅极电压（Vg）可以在沟道区域（26）上施加到绝缘栅极（14），使得十伏编程电压（VPROG）将在施加栅极电压的晶体管中形成熔丝 ，但不会在阵列的剩余晶体管（10）中形成熔丝。

公开(公告)号：US4896243A

公开(公告)日：1990-01-23

申请号：US287427

申请日：1988-12-20

申请人： Amitava Chatterjee ,  Charvaka Duvvury

发明人： Amitava Chatterjee ,  Charvaka Duvvury

IPC分类号： H01L27/02 ,  H01L29/8605

CPC分类号： H01L29/8605 ,  H01L27/0251

摘要： An efficient ESD protection circuit is provided having a resistor (18) disposed between an input pin (12) and the functioning circuitry (22) of an integrated circuit package. A primary switching device (28) is electrically connected between the input pin (12) and a reference voltage pin (14). The resistor (18) comprises an N- well (48) formed within the P- substrate (44) and an N+ diffused reion (50) formed within the N- well (48). A silicided layer (52) is formed over the N+ region (50). The primary switching device (28) is constructed to share the same PN junction (54) utilized by the resistor (18). In constructing the primary switching device (28), a P+ region (70) is formed within the N- well (48). Further, an N+ region (68) is formed within the P- substrate (44). Thus, the primary switching device (40) includes three PN junctions (72, 54, 74) which will conduct at a time prior to, or contemporaneous with, the breakdown of resistor (18).

摘要翻译： 提供了一种高效的ESD保护电路，其具有设置在集成电路封装的输入引脚（12）和功能电路（22）之间的电阻器（18）。 主开关装置（28）电连接在输入引脚（12）和参考电压引脚（14）之间。 电阻器（18）包括形成在P-衬底（44）内的N阱（48）和形成在N阱（48）内的N +扩散的ion（50）。 在N +区域（50）上形成硅化物层（52）。 主开关器件（28）被构造成共享由电阻器（18）使用的相同的PN结（54）。 在构成初级开关器件（28）时，在N阱（48）内形成有P +区（70）。 此外，在P-衬底（44）内形成N +区（68）。 因此，初级开关器件（40）包括三个PN结（72,54,74），其将在电阻器（18）的击穿之前或同时进行的时间传导。

公开(公告)号：US09059032B2

公开(公告)日：2015-06-16

申请号：US13097370

申请日：2011-04-29

申请人： Theodore W. Houston ,  Puneet Kohli ,  Amitava Chatterjee

发明人： Theodore W. Houston ,  Puneet Kohli ,  Amitava Chatterjee

IPC分类号： G11C11/00 ,  H01L27/11 ,  H01L27/02 ,  G11C11/412

CPC分类号： H01L27/1104 ,  G11C11/412 ,  H01L27/0207

摘要： An integrated circuit having an SRAM cell includes a pair of cross-coupled inverters with first driver and load transistors connected to provide a first storage node and second driver and load transistors connected to provide a second storage node. The SRAM cell also includes first and second pass gate transistors controlled by at least one word line and respectively connected between a first bit line and the first storage node and a second bit line and the second storage node; wherein a first driver transistor threshold voltage is different than a second driver transistor threshold voltage and one of the first and second driver threshold voltages is different than a pass gate transistor threshold voltage. Alternately, a threshold voltage of the first and second driver transistors is different than a symmetrical pass gate transistor threshold voltage. Additionally, methods of manufacturing an integrated circuit having an SRAM cell are provided.

摘要翻译： 具有SRAM单元的集成电路包括一对交叉耦合的反相器，其中第一驱动器和负载晶体管被连接以提供第一存储节点和第二驱动器以及连接到第二存储节点的负载晶体管。 SRAM单元还包括由至少一个字线控制并分别连接在第一位线和第一存储节点之间的第一和第二通过栅极晶体管以及第二位线和第二存储节点; 其中第一驱动晶体管阈值电压不同于第二驱动晶体管阈值电压，并且第一和第二驱动器阈值电压中的一个不同于通过栅极晶体管阈值电压。 或者，第一和第二驱动晶体管的阈值电压不同于对称的通过栅极晶体管阈值电压。 另外，提供了具有SRAM单元的集成电路的制造方法。

公开(公告)号：US20120112275A1

公开(公告)日：2012-05-10

申请号：US13288690

申请日：2011-11-03

申请人： Philipp Steinmann ,  Amitava Chatterjee ,  Sameer Pendharkar

发明人： Philipp Steinmann ,  Amitava Chatterjee ,  Sameer Pendharkar

IPC分类号： H01L29/78 ,  G06F17/50

CPC分类号： H01L29/66681 ,  G06F17/5081 ,  H01L29/0878 ,  H01L29/1045 ,  H01L29/161 ,  H01L29/167 ,  H01L29/66659 ,  H01L29/66734 ,  H01L29/7813 ,  H01L29/7816 ,  H01L29/7835 ,  H01L29/861

摘要： An integrated circuit containing a diode with a drift region containing a first dopant type plus scattering centers. An integrated circuit containing a DEMOS transistor with a drift region containing a first dopant type plus scattering centers. A method for designing an integrated circuit containing a DEMOS transistor with a counter doped drift region.

摘要翻译： 一种集成电路，其包含具有包含第一掺杂剂型和散射中心的漂移区的二极管。 一种包含DEMOS晶体管的集成电路，其具有包含第一掺杂剂型和散射中心的漂移区。 一种用于设计包含具有反掺杂漂移区的DEMOS晶体管的集成电路的方法。

公开(公告)号：US07795085B2

公开(公告)日：2010-09-14

申请号：US11451264

申请日：2006-06-12

申请人： Jong Shik Yoon ,  Amitava Chatterjee ,  Kayvan Sadra ,  Shaoping Tang

发明人： Jong Shik Yoon ,  Amitava Chatterjee ,  Kayvan Sadra ,  Shaoping Tang

IPC分类号： H01L21/8238

CPC分类号： H01L27/1104 ,  H01L27/11

摘要： Methods are disclosed for forming an SRAM cell having symmetrically implanted active regions and reduced cross-diffusion therein. One method comprises patterning a resist layer overlying a semiconductor substrate to form resist structures about symmetrically located on opposite sides of active regions of the cell, implanting one or more dopant species using a first implant using the resist structures as an implant mask, rotating the semiconductor substrate relative to the first implant by about 180 degrees, and implanting one or more dopant species into the semiconductor substrate with a second implant using the resist structures as an implant mask. A method of performing a symmetric angle implant is also disclosed to provide reduced cross-diffusion within the cell, comprising patterning equally spaced resist structures on opposite sides of the active regions of the cell to equally shadow laterally opposed first and second angled implants.

摘要翻译： 公开了用于形成具有对称注入的有源区并在其中减少的交叉扩散的SRAM单元的方法。 一种方法包括图案化覆盖在半导体衬底上的抗蚀剂层，以形成对称地位于电池的有源区的相对侧上的抗蚀剂结构，使用第一注入使用抗蚀剂结构作为注入掩模注入一种或多种掺杂物种， 衬底，相对于第一注入约180度，以及使用抗蚀剂结构作为植入掩模，用第二注入将一种或多种掺杂剂物质注入到半导体衬底中。 还公开了执行对称角度注入的方法，以在电池内提供减小的交叉扩散，包括在电池的有源区域的相对侧上图案化等间隔的抗蚀剂结构，以同样地遮蔽横向相对的第一和第二倾斜植入物。

公开(公告)号：US20090258471A1

公开(公告)日：2009-10-15

申请号：US12489223

申请日：2009-06-22

申请人： Kayvan Sadra ,  Alwin Tsao ,  Seetharaman Sridhar ,  Amitava Chatterjee

发明人： Kayvan Sadra ,  Alwin Tsao ,  Seetharaman Sridhar ,  Amitava Chatterjee

IPC分类号： H01L21/8244 ,  H01L21/762

CPC分类号： H01L21/823807 ,  H01L21/76229 ,  H01L21/76237 ,  H01L21/823481 ,  H01L21/823493 ,  H01L21/823878 ,  H01L21/823892 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/1052

摘要： The present invention facilitates semiconductor device fabrication by providing mechanisms for utilizing different isolation schemes within embedded memory and other logic portions of a device. The isolation mechanism of the embedded memory portion is improved relative to other portions of the device by increasing dopant concentrations or reducing the depth of the dopant profiles within well regions of the embedded memory array. As a result, smaller isolation spacing can be employed thereby permitting a more compact array. The isolation mechanism of the logic portion is relatively less than that of the embedded memory portion, which permits greater operational speed for the logic.

摘要翻译： 本发明通过提供用于在嵌入式存储器和设备的其他逻辑部分中利用不同隔离方案的机制来促进半导体器件制造。 嵌入式存储器部分的隔离机构相对于器件的其它部分通过增加掺杂剂浓度或降低嵌入式存储器阵列的阱区域内的掺杂剂分布的深度来改进。 因此，可以采用更小的隔离间隔，从而允许更紧凑的阵列。 逻辑部分的隔离机制相对小于嵌入式存储器部分的隔离机制，这允许逻辑的更高的操作速度。

公开(公告)号：US07514331B2

公开(公告)日：2009-04-07

申请号：US11422952

申请日：2006-06-08

申请人： Jong Shik Yoon ,  Amitava Chatterjee ,  Haowen Bu

发明人： Jong Shik Yoon ,  Amitava Chatterjee ,  Haowen Bu

IPC分类号： H01L21/336

CPC分类号： H01L29/6656 ,  H01L21/2652 ,  H01L29/665 ,  H01L29/6653 ,  H01L29/6659

摘要： A method of manufacturing a semiconductor device comprising removing a first oxide layer deposited over a semiconductor substrate, thereby exposing source and drain regions of the substrate. The first oxide layer is configured as an etch-stop for forming silicon nitride sidewall spacers of a gate structure located adjacent to the source and drain regions. The method further comprises depositing a second oxide layer selectively on the exposed source and drain regions and then removing lateral segments of the silicon nitride sidewall spacers.

摘要翻译： 一种制造半导体器件的方法，包括去除沉积在半导体衬底上的第一氧化物层，从而暴露衬底的源极和漏极区域。 第一氧化物层被配置为用于形成邻近源极和漏极区的栅极结构的氮化硅侧壁间隔物的蚀刻停止。 该方法还包括在暴露的源极和漏极区上选择性地沉积第二氧化物层，然后去除氮化硅侧壁间隔物的侧向部分。

公开(公告)号：US07285830B2

公开(公告)日：2007-10-23

申请号：US11239794

申请日：2005-09-30

申请人： Amitava Chatterjee

发明人： Amitava Chatterjee

IPC分类号： H01L29/76

CPC分类号： H01L29/6625 ,  H01L21/8222 ,  H01L21/8249 ,  H01L27/0744 ,  H01L29/735

摘要： An improved lateral bipolar junction transistor and a method of forming such a lateral bipolar transistor without added mask in CMOS flow on a p-substrate are disclosed. The CMOS flow includes patterning and n-well implants; pattern and implant pocket implants for core nMOS and MOS; pattern and implants pocket implants I/O nMOS and pMOS; sidewall deposit and etch and then source/drain pattern and implant for nMOS and pMOS. The bipolar transistor is formed by forming emitter and collector contacts by implants used in source/drain regions; forming an emitter by implants done in core pMOS during core pMOS LDD extender; and forming part of an base by pocket implant steps.

摘要翻译： 公开了一种改进的横向双极结型晶体管以及在p型衬底上的CMOS流中形成这种横向双极晶体管而不添加掩模的方法。 CMOS流程包括图案化和n阱注入; 核心nMOS和MOS的图案和植入口袋植入物; 模式和种植体口袋种植体I / O nMOS和pMOS; 侧壁沉积和蚀刻，然后用于nMOS和pMOS的源极/漏极图案和植入物。 双极晶体管通过在源极/漏极区域中使用的种植体形成发射极和集电极触点而形成; 在核心pMOS LDD延长剂中，通过核心pMOS中的植入物形成发射体; 并通过口袋植入步骤形成基底的一部分。

公开(公告)号：US07229869B2

公开(公告)日：2007-06-12

申请号：US11074905

申请日：2005-03-08

申请人： Jong Shik Yoon ,  Shirin Siddiqui ,  Amitava Chatterjee ,  Brian E. Goodlin ,  Karen H. R. Kirmse

发明人： Jong Shik Yoon ,  Shirin Siddiqui ,  Amitava Chatterjee ,  Brian E. Goodlin ,  Karen H. R. Kirmse

IPC分类号： H01L21/8234

CPC分类号： H01L29/6659 ,  H01L29/665 ,  H01L29/6653

摘要： The present invention provides a method for manufacturing a semiconductor device and a method for manufacturing an integrated circuit. The method for manufacturing the semiconductor device, among other steps, includes forming a gate structure (130) over a substrate (110), the gate structure (130) having L-shaped sidewall spacers (430) on opposing sidewalls thereof and placing source/drain implants (310 or 510) into the substrate (110) proximate the gate structure (130). The method for manufacturing the semiconductor device further includes removing at least a portion of a horizontal segment of the L-shaped sidewall spacers (430).

摘要翻译： 本发明提供一种制造半导体器件的方法和集成电路的制造方法。 除了其他步骤之外，用于制造半导体器件的方法包括在衬底（110）上形成栅极结构（130），所述栅极结构（130）在其相对的侧壁上具有L形侧壁间隔物（430），并且将源极/ 漏极植入物（310或510）进入靠近栅极结构（130）的衬底（110）中。 制造半导体器件的方法还包括去除L形侧壁间隔物（430）的水平段的至少一部分。

公开(公告)号：US07216310B2

公开(公告)日：2007-05-08

申请号：US10993815

申请日：2004-11-19

申请人： Amitava Chatterjee ,  David Barry Scott ,  Theodore W. Houston ,  Song Zhao ,  Shaoping Tang ,  Zhiqiang Wu

发明人： Amitava Chatterjee ,  David Barry Scott ,  Theodore W. Houston ,  Song Zhao ,  Shaoping Tang ,  Zhiqiang Wu

IPC分类号： G06F17/50 ,  G11C5/14 ,  H03K3/01 ,  G05F1/10

CPC分类号： G06F17/505

摘要： The present invention provides a method (100) of designing a circuit. The method comprises specifying (105) a design parameter for memory transistors and logic transistors and selecting (110) a test retention-mode bias voltage for the memory transistors. The method further comprises determining (115) a first relationship of a retention-mode leakage current and the design parameter at the test retention-mode bias voltage and obtaining (120) a second relationship of an active-mode drive current and the design parameter. The first and second relationships are used (125) to assess whether there is a range of values of the design parameter where the retention-mode leakage current and the active-mode drive current are within a predefined circuit specification. The method also includes adjusting (130) the test retention-mode bias voltage and repeating the determining and the using if the retention-mode total leakage current or the active-mode drive current is outside of the predefined circuit specification.

摘要翻译： 本发明提供一种设计电路的方法（100）。 该方法包括指定（105）存储晶体管和逻辑晶体管的设计参数，并选择（110）存储晶体管的测试保持模式偏置电压。 所述方法还包括在所述测试保持模式偏置电压下确定（115）保持模式漏电流和所述设计参数的第一关系，并获得（120）所述有源模式驱动电流与所述设计参数的第二关系。 使用第一和第二关系（125）来评估是否存在保持模式漏电流和有源模式驱动电流在预定电路规范内的设计参数值的范围。 该方法还包括调整（130）测试保持模式偏置电压，并重复确定和使用如果保持模式总泄漏电流或有源模式驱动电流超出预定电路规范。