公开(公告)号：US5986330A

公开(公告)日：1999-11-16

申请号：US7668

申请日：1998-01-15

申请人： Alex Kalnitsky ,  Yih-Shung Lin

发明人： Alex Kalnitsky ,  Yih-Shung Lin

IPC分类号： H01L21/3205 ,  H01L21/3105 ,  H01L21/316 ,  H01L21/768 ,  H01L23/522 ,  H01L23/58

CPC分类号： H01L21/02126 ,  H01L21/02164 ,  H01L21/022 ,  H01L21/02216 ,  H01L21/02274 ,  H01L21/02282 ,  H01L21/31051 ,  H01L21/31055 ,  H01L21/31612 ,  H01L21/768 ,  H01L21/76819

摘要： A method for planarizing integrated circuit topographies, wherein, after a first layer of spin-on glass is deposited, a layer of low-temperature oxide is deposited before a second layer of spin-on glass.

公开(公告)号：USRE39690E1

公开(公告)日：2007-06-12

申请号：US09998595

申请日：2001-11-16

申请人： Alex Kalnitsky ,  Yih-Shung Lin

发明人： Alex Kalnitsky ,  Yih-Shung Lin

IPC分类号： H01L23/58

CPC分类号： H01L21/02126 ,  H01L21/02164 ,  H01L21/022 ,  H01L21/02216 ,  H01L21/02274 ,  H01L21/02282 ,  H01L21/31051 ,  H01L21/31055 ,  H01L21/31612 ,  H01L21/768 ,  H01L21/76819

摘要： A method for planarizing integrated circuit topographies, wherein, after a first layer of spin-on glass is deposited, a layer of low-temperature oxide is deposited before a second layer of spin-on glass.

摘要翻译： 一种用于平面化集成电路拓扑图的方法，其中在第一层旋涂玻璃沉积之后，在第二层旋涂玻璃之前沉积一层低温氧化物。

公开(公告)号：US5633534A

公开(公告)日：1997-05-27

申请号：US679946

申请日：1996-07-15

申请人： Alex Kalnitsky ,  Yih-Shung Lin

发明人： Alex Kalnitsky ,  Yih-Shung Lin

IPC分类号： H01L21/3205 ,  H01L21/3105 ,  H01L21/316 ,  H01L21/768 ,  H01L23/522 ,  H01L23/48 ,  H01L23/52 ,  H01L29/40

CPC分类号： H01L21/02126 ,  H01L21/02164 ,  H01L21/022 ,  H01L21/02216 ,  H01L21/02274 ,  H01L21/02282 ,  H01L21/31051 ,  H01L21/31055 ,  H01L21/31612 ,  H01L21/768 ,  H01L21/76819

摘要： A method for planarizing integrated circuit topographies, wherein, after a first layer of spin-on glass is deposited, a layer of low-temperature oxide is deposited before a second layer of spin-on glass.

摘要翻译： 一种用于平面化集成电路拓扑图的方法，其中在第一层旋涂玻璃沉积之后，在第二层旋涂玻璃之前沉积一层低温氧化物。

公开(公告)号：US5837613A

公开(公告)日：1998-11-17

申请号：US976760

申请日：1997-11-24

申请人： Alex Kalnitsky ,  Yih-Shung Lin

发明人： Alex Kalnitsky ,  Yih-Shung Lin

IPC分类号： H01L21/3205 ,  H01L21/3105 ,  H01L21/316 ,  H01L21/768 ,  H01L23/522 ,  H01L21/00

CPC分类号： H01L21/02126 ,  H01L21/02164 ,  H01L21/022 ,  H01L21/02216 ,  H01L21/02274 ,  H01L21/02282 ,  H01L21/31051 ,  H01L21/31055 ,  H01L21/31612 ,  H01L21/768 ,  H01L21/76819

摘要： A method for planarizing integrated circuit topographies, wherein, after a first layer of spin-on glass is deposited, a layer of low-temperature oxide is deposited before a second layer of spin-on glass.

公开(公告)号：US5435888A

公开(公告)日：1995-07-25

申请号：US163043

申请日：1993-12-06

申请人： Alex Kalnitsky ,  Yih-Shung Lin

发明人： Alex Kalnitsky ,  Yih-Shung Lin

IPC分类号： H01L21/3205 ,  H01L21/3105 ,  H01L21/316 ,  H01L21/768 ,  H01L23/522 ,  H01L21/00

CPC分类号： H01L21/02126 ,  H01L21/02164 ,  H01L21/022 ,  H01L21/02216 ,  H01L21/02274 ,  H01L21/02282 ,  H01L21/31051 ,  H01L21/31055 ,  H01L21/31612 ,  H01L21/768 ,  H01L21/76819

摘要： A method for planarizing integrated circuit topographies, wherein, after a first layer of spin-on glass is deposited, a layer of low-temperature oxide is deposited before a second layer of spin-on glass.

摘要翻译： 一种用于平面化集成电路拓扑图的方法，其中在第一层旋涂玻璃沉积之后，在第二层旋涂玻璃之前沉积一层低温氧化物。

公开(公告)号：US09620421B2

公开(公告)日：2017-04-11

申请号：US12948184

申请日：2010-11-17

申请人： Chien-Chih Ho ,  Chih-Ping Chao ,  Hua-Chou Tseng ,  Chun-Hung Chen ,  Chia-Yi Su ,  Alex Kalnitsky ,  Jye-Yen Cheng ,  Harry-Hak-Lay Chuang

发明人： Chien-Chih Ho ,  Chih-Ping Chao ,  Hua-Chou Tseng ,  Chun-Hung Chen ,  Chia-Yi Su ,  Alex Kalnitsky ,  Jye-Yen Cheng ,  Harry-Hak-Lay Chuang

IPC分类号： H01L21/8238 ,  H01L21/768 ,  H01L21/8234 ,  H01L29/51 ,  H01L29/66

CPC分类号： H01L23/481 ,  H01L21/76802 ,  H01L21/76816 ,  H01L21/76895 ,  H01L21/823425 ,  H01L21/823475 ,  H01L21/823842 ,  H01L21/823871 ,  H01L27/088 ,  H01L29/0653 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545

摘要： A method of forming an integrated circuit structure includes providing a gate strip in an inter-layer dielectric (ILD) layer. The gate strip comprises a metal gate electrode over a high-k gate dielectric. An electrical transmission structure is formed over the gate strip and a conductive strip is formed over the electrical transmission structure. The conductive strip has a width greater than a width of the gate strip. A contact plug is formed above the conductive strip and surrounded by an additional ILD layer.

公开(公告)号：US20110156217A1

公开(公告)日：2011-06-30

申请号：US12651322

申请日：2009-12-31

申请人： Alex Kalnitsky ,  Hsiao-Chin Tuan ,  Liang-Kai Han ,  Uway Tseng ,  Yuan-Chih Hsieh ,  Hung-Hua Lin

发明人： Alex Kalnitsky ,  Hsiao-Chin Tuan ,  Liang-Kai Han ,  Uway Tseng ,  Yuan-Chih Hsieh ,  Hung-Hua Lin

IPC分类号： H01L23/58 ,  H01L21/78

CPC分类号： H01L29/66712 ,  H01L21/78 ,  H01L23/562 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method for forming a support structure for supporting and handling a semiconductor wafer containing vertical FETs formed at the front surface thereof is provided. In one embodiment, a semiconductor wafer is provided having a front surface and a rear surface, wherein the front surface comprises one or more dies separated by dicing lines. The wafer is thinned to a predetermined thickness. A plurality of patterned metal features are formed on a thinned rear surface to provide support for the wafer, wherein each of the plurality of patterned metal features covers substantially one die, leaving the dicing lines substantially uncovered. The wafer is thereafter diced along the dicing lines to separate the one or more dies for later chip packaging.

摘要翻译： 提供一种形成用于支撑和处理包含形成在其前表面上的垂直FET的半导体晶片的支撑结构的方法。 在一个实施例中，提供具有前表面和后表面的半导体晶片，其中前表面包括由切割线分开的一个或多个裸片。 将晶片减薄至预定厚度。 多个图案化的金属特征形成在薄的后表面上以提供对晶片的支撑，其中多个图案化的金属特征中的每一个基本上覆盖一个管芯，使切割线基本上不被覆盖。 然后，晶片沿着切割线切割，以分离一个或多个模具用于稍后的芯片封装。

公开(公告)号：US08633086B2

公开(公告)日：2014-01-21

申请号：US12651322

申请日：2009-12-31

申请人： Alex Kalnitsky ,  Hsiao-Chin Tuan ,  Liang-Kai Han ,  Uway Tseng ,  Yuan-Chih Hsieh ,  Hung-Hua Lin

发明人： Alex Kalnitsky ,  Hsiao-Chin Tuan ,  Liang-Kai Han ,  Uway Tseng ,  Yuan-Chih Hsieh ,  Hung-Hua Lin

IPC分类号： H01L21/30

CPC分类号： H01L29/66712 ,  H01L21/78 ,  H01L23/562 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method for forming a support structure for supporting and handling a semiconductor wafer containing vertical FETs formed at the front surface thereof is provided. In one embodiment, a semiconductor wafer is provided having a front surface and a rear surface, wherein the front surface comprises one or more dies separated by dicing lines. The wafer is thinned to a predetermined thickness. A plurality of patterned metal features are formed on a thinned rear surface to provide support for the wafer, wherein each of the plurality of patterned metal features covers substantially one die, leaving the dicing lines substantially uncovered. The wafer is thereafter diced along the dicing lines to separate the one or more dies for later chip packaging.

摘要翻译： 提供一种形成用于支撑和处理包含形成在其前表面上的垂直FET的半导体晶片的支撑结构的方法。 在一个实施例中，提供具有前表面和后表面的半导体晶片，其中前表面包括由切割线分开的一个或多个裸片。 将晶片减薄至预定厚度。 多个图案化的金属特征形成在薄的后表面上以提供对晶片的支撑，其中多个图案化的金属特征中的每一个基本上覆盖一个管芯，使切割线基本上不被覆盖。 然后，晶片沿着切割线切割，以分离一个或多个模具用于稍后的芯片封装。

公开(公告)号：US08878312B2

公开(公告)日：2014-11-04

申请号：US13195243

申请日：2011-08-01

申请人： Chia-Ming Hung ,  Hung-Sen Wang ,  Hsiang-Fu Chen ,  Te-Hsi Lee ,  Alex Kalnitsky ,  Wen-Chuan Tai ,  Kuei-Sung Chang ,  Yi Heng Tsai

发明人： Chia-Ming Hung ,  Hung-Sen Wang ,  Hsiang-Fu Chen ,  Te-Hsi Lee ,  Alex Kalnitsky ,  Wen-Chuan Tai ,  Kuei-Sung Chang ,  Yi Heng Tsai

IPC分类号： H01L29/84 ,  B81C1/00

CPC分类号： B81C1/00579 ,  B81B2207/015 ,  B81C2203/0771 ,  Y10T29/49126

摘要： An apparatus including a bypass structure for complementary metal-oxide-semiconductor (CMOS) and/or microelectromechanical system (MEMS) devices, and method for fabricating such apparatus, is disclosed. An exemplary apparatus includes a first substrate; a second substrate that includes a MEMS device; an insulator disposed between the first substrate and the second substrate; and an electrical bypass structure disposed in the insulator layer that contacts a portion of the first substrate, wherein the electrical bypass structure is electrically isolated from the MEMS device in the second substrate and any device included in the first substrate.

摘要翻译： 公开了一种包括用于互补金属氧化物半导体（CMOS）和/或微机电系统（MEMS）器件）的旁路结构的装置及其制造方法。 示例性装置包括第一基板; 包括MEMS器件的第二衬底; 设置在所述第一基板和所述第二基板之间的绝缘体; 以及设置在所述绝缘体层中的电旁路结构，其接触所述第一衬底的一部分，其中所述电旁路结构与所述第二衬底中的所述MEMS器件和所述第一衬底中包括的任何器件电隔离。

公开(公告)号：US08389348B2

公开(公告)日：2013-03-05

申请号：US12881505

申请日：2010-09-14

申请人： Kong-Beng Thei ,  Jiun-Lei Jerry Yu ,  Chun Lin Tsai ,  Hsiao-Chin Tuan ,  Alex Kalnitsky

发明人： Kong-Beng Thei ,  Jiun-Lei Jerry Yu ,  Chun Lin Tsai ,  Hsiao-Chin Tuan ,  Alex Kalnitsky

IPC分类号： H01L21/338

CPC分类号： H01L27/0617 ,  H01L21/26506 ,  H01L21/8258 ,  H01L27/085 ,  H01L2924/0002 ,  H01L2924/00

摘要： The mechanisms of forming SiC crystalline regions on Si substrate described above enable formation and integration of GaN-based devices and Si-based devices on a same substrate. The SiC crystalline regions are formed by implanting carbon into regions of Si substrate and then annealing the substrate. An implant-stop layer is used to cover the Si device regions during formation of the SiC crystalline regions.

摘要翻译： 在上述Si衬底上形成SiC结晶区的机理能够在同一衬底上形成GaN和GaN基器件的集成。 通过将碳注入到Si衬底的区域中，然后使衬底退火来形成SiC晶体区域。 在形成SiC晶体区域期间，使用注入停止层来覆盖Si器件区域。