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    Two bits per cell non-volatile memory architecture
    1.
    发明授权
    Two bits per cell non-volatile memory architecture 失效
    每个单元两位非易失性存储器架构

    公开(公告)号：US08081521B2

    公开(公告)日：2011-12-20

    申请号：US12370718

    申请日：2009-02-13

    申请人： Chee T. Chua ,  Kameswara K. Rao ,  Vithal R. Rao ,  Jawji Chen ,  Da-Guang Yu ,  J. Eric Ruetz ,  Stephen Fung

    发明人： Chee T. Chua ,  Kameswara K. Rao ,  Vithal R. Rao ,  Jawji Chen ,  Da-Guang Yu ,  J. Eric Ruetz ,  Stephen Fung

    IPC分类号： G11C7/00

    CPC分类号： G11C16/0441

    摘要： A memory circuit for holding a single binary value. A first bit cell holds one of a logical high value and a logical low value, and a second bit cell also holds one of a logical high value and a logical low value. Circuitry is provided for placing a logical high value in the first bit cell when the binary value in the memory circuit is to be a logical high value, and circuitry is provided for placing a logical high value in the second bit cell when the binary value in the memory circuit is to be a logical low value. In this manner, a logical high value exists within the memory circuit, whether the single binary value within the memory circuit is a logical high value or a logical low value. The difference between the two values of the binary value is which of the two bit cells holds the logical high value. Thus, this memory circuit can be sensed without the use of a sense amplifier.

    摘要翻译： 用于保存单个二进制值的存储器电路。 第一位单元保持逻辑高值和逻辑低值中的一个，并且第二位单元也保持逻辑高值和逻辑低值中的一个。 提供电路，用于当存储器电路中的二进制值为逻辑高值时，将逻辑高值放置在第一位单元中，并且提供电路用于当第二位单元中的二进制值 存储器电路将成为逻辑低电平值。 以这种方式，存储器电路内存在逻辑高值，存储器电路内的单个二进制值是逻辑高值还是逻辑低值。 二进制值的两个值之间的差异是两个位单元中哪一个保持逻辑高值。 因此，可以在不使用读出放大器的情况下感测该存储器电路。

    Two Bits Per Cell Non-Volatile Memory Architecture
    2.
    发明申请
    Two Bits Per Cell Non-Volatile Memory Architecture 失效
    每个单元非易失性存储器架构的两个位

    公开(公告)号：US20100208530A1

    公开(公告)日：2010-08-19

    申请号：US12370718

    申请日：2009-02-13

    申请人： Chee T. Chua ,  Kameswara K. Rao ,  Vithal R. Rao ,  Jawji Chen ,  Da-Guang Yu ,  J. Eric Ruetz ,  Stephen Fung

    发明人： Chee T. Chua ,  Kameswara K. Rao ,  Vithal R. Rao ,  Jawji Chen ,  Da-Guang Yu ,  J. Eric Ruetz ,  Stephen Fung

    IPC分类号： G11C7/00

    CPC分类号： G11C16/0441

    摘要： A memory circuit for holding a single binary value. A first bit cell holds one of a logical high value and a logical low value, and a second bit cell also holds one of a logical high value and a logical low value. Circuitry is provided for placing a logical high value in the first bit cell when the binary value in the memory circuit is to be a logical high value, and circuitry is provided for placing a logical high value in the second bit cell when the binary value in the memory circuit is to be a logical low value. In this manner, a logical high value exists within the memory circuit, whether the single binary value within the memory circuit is a logical high value or a logical low value. The difference between the two values of the binary value is which of the two bit cells holds the logical high value. Thus, this memory circuit can be sensed without the use of a sense amplifier.

    摘要翻译： 用于保存单个二进制值的存储器电路。 第一位单元保持逻辑高值和逻辑低值中的一个，并且第二位单元也保持逻辑高值和逻辑低值中的一个。 提供电路，用于当存储器电路中的二进制值为逻辑高值时，将逻辑高值放置在第一位单元中，并且提供电路用于当第二位单元中的二进制值 存储器电路将成为逻辑低电平值。 以这种方式，存储器电路内存在逻辑高值，存储器电路内的单个二进制值是逻辑高值还是逻辑低值。 二进制值的两个值之间的差异是两个位单元中哪一个保持逻辑高值。 因此，可以在不使用读出放大器的情况下感测该存储器电路。

    Non-volatile memory array using single poly EEPROM in standard CMOS process
    7.
    发明授权
    Non-volatile memory array using single poly EEPROM in standard CMOS process 失效
    在标准CMOS工艺中使用单个多层EEPROM的非易失性存储器阵列

    公开(公告)号：US5959885A

    公开(公告)日：1999-09-28

    申请号：US828151

    申请日：1997-03-27

    申请人： Kameswara K. Rao

    发明人： Kameswara K. Rao

    IPC分类号： G11C16/08 ,  G11C16/10 ,  G11C11/34

    CPC分类号： G11C16/08 ,  G11C16/10

    摘要： Non-volatile storage elements are provided in an array on an integrated circuit, where the non-volatile storage elements are low voltage CMOS devices and hence compatible in a manufacturing sense with other similar transistors on an integrated circuit. The non-volatile storage elements are either EEPROM floating gate transistor cells, or other EEPROM cells using standard low voltage CMOS devices.

    摘要翻译： 在集成电路中的阵列中提供非易失性存储元件，其中非易失性存储元件是低电压CMOS器件，因此在制造意义上与集成电路上的其它类似晶体管兼容。 非易失性存储元件是EEPROM浮栅晶体管单元或使用标准低电压CMOS器件的其它EEPROM单元。

    Non-volatile storage for standard CMOS integrated circuits
    8.
    发明授权
    Non-volatile storage for standard CMOS integrated circuits 失效
    标准CMOS集成电路的非易失性存储

    公开(公告)号：US5835402A

    公开(公告)日：1998-11-10

    申请号：US825236

    申请日：1997-03-27

    申请人： Kameswara K. Rao ,  Martin L. Voogel

    发明人： Kameswara K. Rao ,  Martin L. Voogel

    IPC分类号： G11C16/04 ,  G11C16/10 ,  G11C16/26 ,  G11C16/30 ,  G11C17/16 ,  G11C17/18 ,  G11C7/00

    CPC分类号： G11C17/18 ,  G11C16/0441 ,  G11C16/10 ,  G11C16/26 ,  G11C16/30 ,  G11C17/16

    摘要： Non-volatile storage elements are provided on an integrated circuit, where the non-volatile storage elements are low voltage CMOS devices and hence compatible in a manufacturing sense with other similar transistors on an integrated circuit, thereby not requiring special types of transistors for the non-volatile storage. The non-volatile storage elements are either one-time programmable devices which are programmed by rupturing their gate oxide, EEPROM floating gate transistor cells, or other EEPROM cells.

    摘要翻译： 非易失性存储元件设置在集成电路上，其中非易失性存储元件是低电压CMOS器件，因此在制造意义上与集成电路上的其它类似晶体管兼容，从而不需要用于非集成电路的特殊类型的晶体管 非易失存储。 非易失性存储元件是通过破坏其栅极氧化物，EEPROM浮栅晶体管单元或其它EEPROM单元来编程的一次性可编程器件。

    Efficient in-system programming structure and method for non-volatile programmable logic devices
    9.
    发明授权
    Efficient in-system programming structure and method for non-volatile programmable logic devices 失效
    用于非易失性可编程逻辑器件的高效的在系统编程结构和方法

    公开(公告)号：US5734868A

    公开(公告)日：1998-03-31

    申请号：US512796

    申请日：1995-08-09

    申请人： Derek R. Curd ,  Kameswara K. Rao ,  Napoleon W. Lee

    发明人： Derek R. Curd ,  Kameswara K. Rao ,  Napoleon W. Lee

    IPC分类号： H03K19/173 ,  G01R31/3185 ,  G06F17/50 ,  H03K19/177 ,  H03K19/77

    CPC分类号： H03K19/1776 ,  G01R31/318516 ,  G06F17/5054 ,  H03K19/17704

    摘要： An in-system programing/erasing/verifying structure for non-volatile programable logic devices includes a data input pin, a data output pin, an instruction register, a plurality of data registers including an ISP register, wherein said instruction register and said plurality of data registers are coupled in parallel between said data input pin and said data output pin, and a controller for synchronizing said instruction register and said plurality of data registers. The ISP register includes: an address field, a data field, and a status field. An ISP instruction need only be entered once to program/erase the entire device. Specifically, the address/data packets can be shifted back to back into the ISP register without inserting multiple instructions between each packet at the data input pin, thereby dramatically decreasing the time required to program/erase the entire device in comparison to known ISP methods. Furthermore, the invention provides an efficient method for providing the status (i.e. result), of the ISP operations to either the end-user or the supporting software.

    摘要翻译： 用于非易失性可编程逻辑器件的系统内编程/擦除/验证结构包括数据输入引脚，数据输出引脚，指令寄存器，包括ISP寄存器的多个数据寄存器，其中所述指令寄存器和所述多个 数据寄存器并联在所述数据输入引脚和所述数据输出引脚之间，以及用于使所述指令寄存器和所述多个数据寄存器同步的控制器。 ISP寄存器包括：地址字段，数据字段和状态字段。 ISP指令只需输入一次即可对整个设备进行编程/擦除。 具体来说，与已知的ISP方法相比，地址/数据分组可以在数据输入引脚的每个数据包之间插入多个指令，从而大大减少编程/擦除整个器件所需的时间，而将ISP / 此外，本发明提供了一种用于向最终用户或支持软件提供ISP操作的状态（即结果）的有效方法。

    Reset circuit for a programmable logic device
    10.
    发明授权
    Reset circuit for a programmable logic device 失效
    可编程逻辑器件的复位电路

    公开(公告)号：US5689516A

    公开(公告)日：1997-11-18

    申请号：US670916

    申请日：1996-06-26

    申请人： Ronald J. Mack ,  Derek R. Curd ,  Sholeh Diba ,  Napoleon W. Lee ,  Kameswara K. Rao ,  Mihai G. Statovici

    发明人： Ronald J. Mack ,  Derek R. Curd ,  Sholeh Diba ,  Napoleon W. Lee ,  Kameswara K. Rao ,  Mihai G. Statovici

    IPC分类号： G01R31/3185 ,  G06F11/267 ,  G06F11/00

    CPC分类号： G01R31/318516 ,  G01R31/318558 ,  G06F11/2215

    摘要： A programmable logic device (PLD) includes test circuitry compatible with the JTAG standard (IEEE Standard 1149.1). The PLD also includes a programmable JTAG-disable bit that can be selectively programmed to disable the JTAG circuitry, leaving the PLD to operate as a conventional, non-JTAG-compatible PLD. The PLD also includes means for testing the JTAG test circuitry to determine whether the JTAG circuitry is defective, and means for programming the JTAG-disable bit to disable the JTAG circuitry if the testing means determines that the JTAG circuitry is defective.

    摘要翻译： 可编程逻辑器件（PLD）包括与JTAG标准（IEEE标准1149.1）兼容的测试电路。 PLD还包括一个可编程JTAG禁止位，可以选择性地编程禁止JTAG电路，使PLD能够作为传统的非JTAG兼容PLD运行。 PLD还包括用于测试JTAG测试电路以确定JTAG电路是否有故障的装置，以及如果测试装置确定JTAG电路有故障，则用于编程JTAG禁用位以禁用JTAG电路的装置。