公开(公告)号：US06492250B1

公开(公告)日：2002-12-10

申请号：US09638923

申请日：2000-08-15

申请人： Hidetake Horiuch ,  Chan-Lon Yang

发明人： Hidetake Horiuch ,  Chan-Lon Yang

IPC分类号： H01L214763

CPC分类号： H01L29/4933 ,  H01L21/28061

摘要： A polycide gate structure and a method of forming the polycide gate. A substrate having a gate dielectric layer, a polysilicon layer, a silicide layer and an insulation layer thereon is provided. The polysilicon layer is above the gate dielectric layer, the silicide layer is above the polysilicon layer, and the insulation layer is above the silicide layer. A patterned photoresist layer is formed over the insulation layer. Using the photoresist layer as a mask, an anisotropic etching operation is carried out to remove the exposed insulation layer. Again using the photoresist layer as a mask, a first type of plasma is used to carry out a first anisotropic etching operation to remove the exposed silicide layer. A metallic oxide layer is formed on the sidewalls of the silicide layer by the oxidation of a portion of the retained silicide layer. Using the photoresist layer as a mask, a second type of plasma is used to carry out a second anisotropic etching operation to remove the exposed polysilicon layer. The metallic oxide layer is resistant to attack by the second type of plasma.

摘要翻译： 多晶硅栅极结构和形成多晶硅栅极的方法。 提供了具有栅极电介质层，多晶硅层，硅化物层及其绝缘层的衬底。 多晶硅层位于栅极电介质层之上，硅化物层位于多晶硅层上方，绝缘层位于硅化物层之上。 在绝缘层上形成图案化的光致抗蚀剂层。 使用光致抗蚀剂层作为掩模，进行各向异性蚀刻操作以去除暴露的绝缘层。 再次使用光致抗蚀剂层作为掩模，使用第一类型的等离子体进行第一各向异性蚀刻操作以除去暴露的硅化物层。 通过一部分保留的硅化物层的氧化，在硅化物层的侧壁上形成金属氧化物层。 使用光致抗蚀剂层作为掩模，使用第二类型的等离子体进行第二种各向异性蚀刻操作以去除暴露的多晶硅层。 金属氧化物层耐受第二类型等离子体的侵蚀。

公开(公告)号：US08895435B2

公开(公告)日：2014-11-25

申请号：US13018009

申请日：2011-01-31

申请人： Chien-Liang Lin ,  Yun-Ren Wang ,  Ying-Wei Yen ,  Wen-Yi Teng ,  Chan-Lon Yang

发明人： Chien-Liang Lin ,  Yun-Ren Wang ,  Ying-Wei Yen ,  Wen-Yi Teng ,  Chan-Lon Yang

IPC分类号： H01L21/00 ,  H01L21/20 ,  H01L21/36 ,  H01L21/44 ,  H01L23/48 ,  H01L23/52 ,  H01L29/40 ,  H01L21/28 ,  H01L29/49 ,  H01L21/265

CPC分类号： H01L29/4916 ,  H01L21/26506 ,  H01L21/26513 ,  H01L21/28035 ,  H01L29/4925

摘要： The method of forming a polysilicon layer is provided. A first polysilicon layer with a first grain size is formed on a substrate. A second polysilicon layer with a second grain size is formed on the first polysilicon layer. The first grain size is smaller than the second grain size. The first polysilicon layer with a smaller grain size can serve as a base for the following deposition, so that the second polysilicon layer formed thereon has a flatter topography, and thus, the surface roughness is reduced and the Rs uniformity within a wafer is improved.

摘要翻译： 提供了形成多晶硅层的方法。 在基板上形成具有第一粒径的第一多晶硅层。 在第一多晶硅层上形成第二晶粒尺寸的第二多晶硅层。 第一粒度小于第二粒度。 具有较小晶粒尺寸的第一多晶硅层可用作随后沉积的基底，使得其上形成的第二多晶硅层具有更平坦的形貌，因此表面粗糙度降低，并且晶片内的Rs均匀性得到改善。

公开(公告)号：US08476169B2

公开(公告)日：2013-07-02

申请号：US13274357

申请日：2011-10-17

申请人： Chan-Lon Yang ,  Ted Ming-Lang Guo ,  Chin-I Liao ,  Chin-Cheng Chien ,  Shu-Yen Chan ,  Chun-Yuan Wu

发明人： Chan-Lon Yang ,  Ted Ming-Lang Guo ,  Chin-I Liao ,  Chin-Cheng Chien ,  Shu-Yen Chan ,  Chun-Yuan Wu

IPC分类号： H01L21/311

CPC分类号： H01L29/7848 ,  H01L21/30608 ,  H01L21/3247 ,  H01L21/823425 ,  H01L29/6656 ,  H01L29/66636

摘要： A method for fabricating a strained channel semiconductor structure includes providing a substrate, forming at least one gate structure on said substrate, performing an etching process to form two recesses in said substrate at opposites sides of said gate structure, the sidewall of said recess being concaved in the direction to said gate structure and forming an included angle with respect to horizontal plane, and performing a pre-bake process to modify the recess such that said included angle between the sidewall of said recess and the horizontal plane is increased.

摘要翻译： 一种制造应变通道半导体结构的方法包括提供衬底，在所述衬底上形成至少一个栅极结构，执行蚀刻工艺以在所述衬底的所述栅极结构的相对侧形成两个凹槽，所述凹槽的侧壁为凹面 在所述栅极结构的方向上并相对于水平面形成夹角，并且执行预烘烤处理以改变凹部，使得所述凹部的侧壁和水平面之间的所述夹角增加。

公开(公告)号：US20130137243A1

公开(公告)日：2013-05-30

申请号：US13308513

申请日：2011-11-30

申请人： Chan-Lon Yang ,  Ching-I Li ,  Ger-Pin Lin ,  I-Ming Lai ,  Yun-San Huang ,  Chin-I Liao ,  Chin-Cheng Chien

发明人： Chan-Lon Yang ,  Ching-I Li ,  Ger-Pin Lin ,  I-Ming Lai ,  Yun-San Huang ,  Chin-I Liao ,  Chin-Cheng Chien

IPC分类号： H01L21/20

CPC分类号： H01L29/6656 ,  H01L29/517 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7847 ,  H01L29/7848

摘要： First, a substrate with a recess is provided in a semiconductor process. Second, an embedded SiGe layer is formed in the substrate. The embedded SiGe layer includes an epitaxial SiGe material which fills up the recess. Then, a pre-amorphization implant (PAI) procedure is carried out on the embedded SiGe layer to form an amorphous region. Next, a source/drain implanting procedure is carried out on the embedded SiGe layer to form a source doping region and a drain doping region. Later, a source/drain annealing procedure is carried out to form a source and a drain in the substrate. At least one of the pre-amorphization implant procedure and the source/drain implanting procedure is carried out in a cryogenic procedure below −30° C.

摘要翻译： 首先，在半导体工艺中设置具有凹部的基板。 第二，在衬底中形成嵌入的SiGe层。 嵌入的SiGe层包括填充凹槽的外延SiGe材料。 然后，在嵌入的SiGe层上进行预非晶化植入（PAI）工艺以形成非晶区域。 接下来，在嵌入的SiGe层上进行源极/漏极注入工艺以形成源极掺杂区域和漏极掺杂区域。 之后，进行源极/漏极退火处理以在衬底中形成源极和漏极。 前非晶化植入程序和源极/漏极注入程序中的至少一个在低于-30℃的低温过程中进行。

公开(公告)号：US20120313178A1

公开(公告)日：2012-12-13

申请号：US13158479

申请日：2011-06-13

申请人： Po-Jui Liao ,  Tsung-Lung Tsai ,  Chien-Ting Lin ,  Shao-Hua Hsu ,  Yeng-Peng Wang ,  Chun-Hsien Lin ,  Chan-Lon Yang ,  Guang-Yaw Hwang ,  Shin-Chi Chen ,  Hung-Ling Shih ,  Jiunn-Hsiung Liao ,  Chia-Wen Liang

发明人： Po-Jui Liao ,  Tsung-Lung Tsai ,  Chien-Ting Lin ,  Shao-Hua Hsu ,  Yeng-Peng Wang ,  Chun-Hsien Lin ,  Chan-Lon Yang ,  Guang-Yaw Hwang ,  Shin-Chi Chen ,  Hung-Ling Shih ,  Jiunn-Hsiung Liao ,  Chia-Wen Liang

IPC分类号： H01L21/3205 ,  H01L29/78

CPC分类号： H01L29/78 ,  H01L21/823842 ,  H01L21/82385 ,  H01L29/66545

摘要： A method of manufacturing a semiconductor device having metal gate includes providing a substrate having a first transistor and a second transistor formed thereon, the first transistor having a first gate trench formed therein, forming a first work function metal layer in the first gate trench, forming a sacrificial masking layer in the first gate trench, removing a portion of the sacrificial masking layer to expose a portion of the first work function metal layer, removing the exposed first function metal layer to form a U-shaped work function metal layer in the first gate trench, and removing the sacrificial masking layer. The first transistor includes a first conductivity type and the second transistor includes a second conductivity type. The first conductivity type and the second conductivity type are complementary.

摘要翻译： 一种制造具有金属栅极的半导体器件的方法包括：提供具有形成在其上的第一晶体管和第二晶体管的衬底，所述第一晶体管具有形成在其中的第一栅极沟槽，在所述第一栅极沟槽中形成第一功函数金属层， 在第一栅极沟槽中的牺牲掩模层，去除牺牲掩模层的一部分以暴露第一功函数金属层的一部分，去除暴露的第一功能金属层，以在第一栅极沟槽中的第一栅极沟槽中形成U形功函数金属层 栅极沟槽，以及去除牺牲掩模层。 第一晶体管包括第一导电类型，第二晶体管包括第二导电类型。 第一导电类型和第二导电类型是互补的。

公开(公告)号：US20120309171A1

公开(公告)日：2012-12-06

申请号：US13118473

申请日：2011-05-30

申请人： Tsuo-Wen Lu ,  Wen-Yi Teng ,  Yu-Ren Wang ,  Gin-Chen Huang ,  Chien-Liang Lin ,  Shao-Wei Wang ,  Ying-Wei Yen ,  Ya-Chi Cheng ,  Shu-Yen Chan ,  Chan-Lon Yang

发明人： Tsuo-Wen Lu ,  Wen-Yi Teng ,  Yu-Ren Wang ,  Gin-Chen Huang ,  Chien-Liang Lin ,  Shao-Wei Wang ,  Ying-Wei Yen ,  Ya-Chi Cheng ,  Shu-Yen Chan ,  Chan-Lon Yang

IPC分类号： H01L21/20

CPC分类号： H01L29/6656 ,  H01L29/165 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848

摘要： A method for fabricating semiconductor device is disclosed. The method includes the steps of: providing a substrate, wherein the substrate comprises a gate structure thereon; forming a film stack on the substrate and covering the gate structure, wherein the film stack comprises at least an oxide layer and a nitride layer; removing a portion of the film stack for forming recesses adjacent to two sides of the gate structure and a disposable spacer on the sidewall of the gate structure; and filling the recesses with a material comprising silicon atoms for forming a faceted material layer.

摘要翻译： 公开了半导体器件的制造方法。 该方法包括以下步骤：提供衬底，其中衬底包括其上的栅极结构; 在所述衬底上形成膜叠层并覆盖所述栅极结构，其中所述膜堆叠至少包括氧化物层和氮化物层; 移除所述薄膜叠层的一部分以形成邻近所述栅极结构的两侧的凹槽和所述栅极结构侧壁上的一次性间隔物; 并用包含硅原子的材料填充凹部，以形成刻面材料层。

公开(公告)号：US08058733B2

公开(公告)日：2011-11-15

申请号：US12825515

申请日：2010-06-29

申请人： Chan-Lon Yang

发明人： Chan-Lon Yang

IPC分类号： H01L23/48 ,  H01L23/52 ,  H01L29/40

CPC分类号： H01L21/76897 ,  H01L21/76801 ,  H01L21/76804 ,  H01L23/485 ,  H01L2924/0002 ,  H01L2924/00

摘要： A self-aligned contact includes a lower contact disposed in a dielectric layer of a substrate and an upper contact disposed in the dielectric layer and directly on the lower contact, and electrically connected to the lower contact. The profile of the upper contact and the lower contact is zigzag.

摘要翻译： 自对准触点包括设置在基板的电介质层中的下触点和设置在电介质层中并直接在下触点上的上接触件，并且电连接到下触点。 上触点和下触点的外形为锯齿形。

公开(公告)号：US07112834B1

公开(公告)日：2006-09-26

申请号：US10791657

申请日：2004-03-02

申请人： Benjamin Schwarz ,  Chan-Lon Yang ,  Kiyoko Ikeuchi ,  Peter Keswick ,  Lien Lee

发明人： Benjamin Schwarz ,  Chan-Lon Yang ,  Kiyoko Ikeuchi ,  Peter Keswick ,  Lien Lee

IPC分类号： H01L29/76

CPC分类号： H01L21/31116 ,  H01L21/32137 ,  Y10S438/952

摘要： A method of making a semiconductor structure includes etching an anti-reflective coating layer at a pressure of 10 millitorr or less; etching a nitride layer with a first nitride etch plasma having a first F:C ratio; and etching the nitride layer with a second nitride etch plasma having a second F:C ratio. The first F:C ratio is greater than the second F:C ratio.

摘要翻译： 制造半导体结构的方法包括在10毫托或更低的压力下蚀刻抗反射涂层; 用具有第一F：C比率的第一氮化物蚀刻等离子体蚀刻氮化物层; 并用具有第二F：C比率的第二氮化物蚀刻等离子体蚀刻氮化物层。 第一F：C比大于第二F：C比。

公开(公告)号：US06977217B1

公开(公告)日：2005-12-20

申请号：US10308410

申请日：2002-12-03

申请人： Mira Ben-Tzur ,  Gorley L. Lau ,  Ivan P. Ivanov ,  Feng Dai ,  Chan-Lon Yang

发明人： Mira Ben-Tzur ,  Gorley L. Lau ,  Ivan P. Ivanov ,  Feng Dai ,  Chan-Lon Yang

IPC分类号： H01L21/44 ,  H01L21/4763 ,  H01L21/768

CPC分类号： H01L21/76843

摘要： In one embodiment, a via structure includes a liner, a barrier layer over the liner, and an aluminum layer over the barrier layer. The barrier layer helps minimize reaction between the aluminum layer and the liner, thus helping minimize void formation in the via. The liner and the barrier layer may be deposited in-situ by ionized metal plasma (IMP) physical vapor deposition (PVD). In one embodiment, the liner comprises titanium, while the barrier layer comprises titanium nitride.

摘要翻译： 在一个实施例中，通孔结构包括衬垫，衬垫上的阻挡层和阻挡层上的铝层。 阻挡层有助于最小化铝层和衬垫之间的反应，从而有助于最小化通孔中的空隙形成。 衬垫和阻挡层可以通过离子化金属等离子体（IMP）物理气相沉积（PVD）原位沉积。 在一个实施例中，衬垫包括钛，而阻挡层包括氮化钛。

公开(公告)号：US06518195B1

公开(公告)日：2003-02-11

申请号：US09504312

申请日：2000-02-15

申请人： Kenneth S. Collins ,  Chan-Lon Yang ,  Jerry Yuen-Kui Wong ,  Jeffrey Marks ,  Peter R. Keswick ,  David W. Groechel ,  Craig A. Roderick ,  John R. Trow ,  Tetsuya Ishikawa ,  Jay D. Pinson, II ,  Lawrence Chang-Lai Lei ,  Masato M. Toshima ,  Gerald Zheyao Yin

发明人： Kenneth S. Collins ,  Chan-Lon Yang ,  Jerry Yuen-Kui Wong ,  Jeffrey Marks ,  Peter R. Keswick ,  David W. Groechel ,  Craig A. Roderick ,  John R. Trow ,  Tetsuya Ishikawa ,  Jay D. Pinson, II ,  Lawrence Chang-Lai Lei ,  Masato M. Toshima ,  Gerald Zheyao Yin

IPC分类号： H01L213065

CPC分类号： H01J37/32871 ,  C23C16/507 ,  C23C16/517 ,  H01F2029/143 ,  H01J37/321 ,  H01J37/32146 ,  H01J37/32165 ,  H01J37/32458 ,  H01J37/32522 ,  H01J37/32688 ,  H01J37/32706 ,  H01L21/31116 ,  H01L21/6831

摘要： A domed plasma reactor chamber uses an antenna driven by RF energy (LF, MF, or VHF) which is inductively coupled inside the reactor dome. The antenna generates a high density, low energy plasma inside the chamber for etching metals, dielectrics and semiconductor materials. Auxiliary RF bias energy applied to the 10 wafer support cathode controls the cathode sheath voltage and controls the ion energy independent of density. Various magnetic and voltage processing enhancement techniques are disclosed, along with etch processes deposition processes and combined etch/deposition processed. The disclosed invention provides processing of sensitive devices without damage and without microloading, thus providing increased yields.

摘要翻译： 圆顶等离子体反应室使用由RF能量（LF，MF或VHF）驱动的天线，其被感应耦合在反应器穹顶内。 天线在室内产生高密度，低能量等离子体，用于蚀刻金属，电介质和半导体材料。 施加到10晶片支撑阴极的辅助RF偏置能量控制阴极护套电压并且独立于密度来控制离子能量。 公开了各种磁和电压处理增强技术，以及蚀刻工艺沉积工艺和组合蚀刻/沉积处理。 所公开的发明提供敏感设备的处理而不损坏和不加载，从而提高产量。