公开(公告)号：US20080116530A1

公开(公告)日：2008-05-22

申请号：US11855413

申请日：2007-09-14

申请人： Sang-jin Hyun ,  Si-young Choi ,  In-sang Jeon ,  Sang-bom Kang ,  Hye-min Kim

发明人： Sang-jin Hyun ,  Si-young Choi ,  In-sang Jeon ,  Sang-bom Kang ,  Hye-min Kim

IPC分类号： H01L29/94 ,  H01L21/8238

CPC分类号： H01L21/823828 ,  H01L21/823437 ,  H01L21/82345 ,  H01L21/823462 ,  H01L21/823842 ,  H01L21/823857 ,  H01L27/10873 ,  H01L27/10876 ,  H01L27/10894 ,  H01L29/513 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66621

摘要： A semiconductor device may include a semiconductor substrate and first and second transistors. The first transistor may have a first gate structure on the semiconductor substrate, and the first gate structure may include a first gate insulating layer between a first gate electrode and the semiconductor substrate. The first gate insulating layer may include first and second dielectric materials with the second dielectric material having a greater dielectric constant than the first dielectric material. Moreover, the first gate electrode may be in contact with the second dielectric material. The second transistor may have a second gate structure on the semiconductor substrate, with the second gate structure including a second gate insulating layer between a second gate electrode and the semiconductor substrate. Related methods are also discussed.

摘要翻译： 半导体器件可以包括半导体衬底和第一和第二晶体管。 第一晶体管可以在半导体衬底上具有第一栅极结构，并且第一栅极结构可以包括在第一栅极电极和半导体衬底之间的第一栅极绝缘层。 第一栅极绝缘层可以包括第一和第二介电材料，其中第二介电材料具有比第一介电材料更大的介电常数。 此外，第一栅电极可以与第二电介质材料接触。 第二晶体管可以在半导体衬底上具有第二栅极结构，其中第二栅极结构包括在第二栅电极和半导体衬底之间的第二栅极绝缘层。 还讨论了相关方法。

公开(公告)号：US07910421B2

公开(公告)日：2011-03-22

申请号：US12130646

申请日：2008-05-30

申请人： Sang-jin Hyun ,  Si-young Choi ,  In-sang Jeom ,  Gab-jin Nam ,  Sang-bom Kang ,  Sug-hun Hong

发明人： Sang-jin Hyun ,  Si-young Choi ,  In-sang Jeom ,  Gab-jin Nam ,  Sang-bom Kang ,  Sug-hun Hong

IPC分类号： H01L29/66

CPC分类号： H01L21/823857 ,  H01L21/28202 ,  H01L21/31155 ,  H01L29/513 ,  H01L29/518

摘要： Provided is a method of manufacturing a semiconductor device, in which the thickness of a gate insulating layer of a CMOS device can be controlled. The method can include selectively injecting fluorine (F) into a first region on a substrate and avoiding injecting the fluorine (F) into a second region on the substrate. A first gate insulating layer is formed of oxynitride layers on the first and second regions to have first and second thicknesses, respectively, where the first thickness is less than the second thickness. A second gate insulating layer is formed on the first gate insulating layer and a gate electrode pattern is formed on the second gate insulating layer.

摘要翻译： 提供一种制造半导体器件的方法，其中可以控制CMOS器件的栅极绝缘层的厚度。 该方法可以包括将氟（F）选择性地注入到衬底上的第一区域中，并且避免将氟（F）注入到衬底上的第二区域中。 第一栅极绝缘层由第一和第二区域上的氧氮化物层形成，以分别具有第一和第二厚度，其中第一厚度小于第二厚度。 在第一栅极绝缘层上形成第二栅极绝缘层，并且在第二栅极绝缘层上形成栅电极图案。

公开(公告)号：US20080305620A1

公开(公告)日：2008-12-11

申请号：US12130646

申请日：2008-05-30

申请人： Sang-jin Hyun ,  Si-young Choi ,  In-sang Jeom ,  Gab-jin Nam ,  Sang-bom Kang ,  Sug-hun Hong

发明人： Sang-jin Hyun ,  Si-young Choi ,  In-sang Jeom ,  Gab-jin Nam ,  Sang-bom Kang ,  Sug-hun Hong

IPC分类号： H01L21/425

CPC分类号： H01L21/823857 ,  H01L21/28202 ,  H01L21/31155 ,  H01L29/513 ,  H01L29/518

摘要： Provided is a method of manufacturing a semiconductor device, in which the thickness of a gate insulating layer of a CMOS device can be controlled. The method can include selectively injecting fluorine (F) into a first region on a substrate and avoiding injecting the fluorine (F) into a second region on the substrate. A first gate insulating layer is formed of oxynitride layers on the first and second regions to have first and second thicknesses, respectively, where the first thickness is less than the second thickness. A second gate insulating layer is formed on the first gate insulating layer and a gate electrode pattern is formed on the second gate insulating layer.

摘要翻译： 提供一种制造半导体器件的方法，其中可以控制CMOS器件的栅极绝缘层的厚度。 该方法可以包括将氟（F）选择性地注入到衬底上的第一区域中，并且避免将氟（F）注入到衬底上的第二区域中。 第一栅极绝缘层由第一和第二区域上的氧氮化物层形成，以分别具有第一和第二厚度，其中第一厚度小于第二厚度。 在第一栅极绝缘层上形成第二栅极绝缘层，并且在第二栅极绝缘层上形成栅电极图案。

公开(公告)号：US20120003799A1

公开(公告)日：2012-01-05

申请号：US13137733

申请日：2011-09-08

申请人： Jin-bum Kim ,  Si-young Choi ,  Hyung-Ik Lee ,  Ki-hong Kim ,  Yong-koo Kyoung

发明人： Jin-bum Kim ,  Si-young Choi ,  Hyung-Ik Lee ,  Ki-hong Kim ,  Yong-koo Kyoung

IPC分类号： H01L21/8238

CPC分类号： H01L21/823814 ,  H01L21/26506 ,  H01L21/28518 ,  H01L21/28525 ,  H01L21/76804 ,  H01L21/76814 ,  H01L21/76831 ,  H01L21/76855 ,  H01L21/823871 ,  H01L23/485 ,  H01L29/165 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848 ,  H01L2924/0002 ,  H01L2924/00

摘要： Methods of manufacturing semiconductor devices may include forming a first layer on a first active region (P-channel FET), forming a second layer on a second active region (N-channel FET), the first and second layers including a silicon germanium (SiGe) epitaxial layer sequentially stacked on a silicon (Si) epitaxial layer, forming a first contact hole in an interlayer insulating film including a first lower region exposing the SiGe epitaxial layer of the first layer, forming a second contact hole in the interlayer insulating film including a second lower region penetrating through the SiGe epitaxial layer of the second layer and exposing the Si epitaxial layer of the second layer, forming a first metal silicide film including germanium (Ge) in the first lower region, forming a second metal silicide film not including Ge in the second lower region simultaneously with the forming of the first metal silicide film.

摘要翻译： 制造半导体器件的方法可以包括在第一有源区（P沟道FET）上形成第一层，在第二有源区（N沟道FET）上形成第二层，第一和第二层包括硅锗（SiGe ）外延层，其顺序堆叠在硅（Si）外延层上，在包括暴露第一层的SiGe外延层的第一下部区域的层间绝缘膜中形成第一接触孔，在层间绝缘膜中形成第二接触孔，所述第二接触孔包括 穿过第二层的SiGe外延层并暴露第二层的Si外延层的第二下部区域，在第一下部区域中形成包括锗（Ge）的第一金属硅化物膜，形成不包括第二金属硅化物膜的第二金属硅化物膜 Ge在第二下部区域同时形成第一金属硅化物膜。

公开(公告)号：US20110127530A1

公开(公告)日：2011-06-02

申请号：US13025011

申请日：2011-02-10

申请人： YONG-HOON SON ,  Si-young Choi ,  Jong-wook Lee

发明人： YONG-HOON SON ,  Si-young Choi ,  Jong-wook Lee

IPC分类号： H01L29/772

CPC分类号： H01L29/785 ,  H01L29/66795

摘要： A method of fabricating a semiconductor integrated circuit includes forming a first dielectric layer on a semiconductor substrate, patterning the first dielectric layer to form a first patterned dielectric layer, forming a non-single crystal seed layer on the first patterned dielectric layer, removing a portion of the seed layer to form a patterned seed layer, forming a second dielectric layer on the first patterned dielectric layer and the patterned seed layer, removing portions of the second dielectric layer to form a second patterned dielectric layer, irradiating the patterned seed layer to single-crystallize the patterned seed layer, removing portions of the first patterned dielectric layer and the second patterned dielectric layer such that the single-crystallized seed layer protrudes in the vertical direction with respect to the first and/or the second patterned dielectric layer, and forming a gate electrode in contact with the single-crystal active pattern.

摘要翻译： 一种制造半导体集成电路的方法包括在半导体衬底上形成第一电介质层，图案化第一电介质层以形成第一图案化电介质层，在第一图案化电介质层上形成非单晶种子层， 的种子层以形成图案化种子层，在第一图案化介电层和图案化种子层上形成第二介电层，去除第二介电层的部分以形成第二图案化电介质层，将图案化种子层照射到单个 将图案化种子层结晶，去除第一图案化电介质层和第二图案化电介质层的部分，使得单结晶种子层相对于第一和/或第二图案化电介质层在垂直方向上突出，并且形成 与单晶活性图案接触的栅电极。

公开(公告)号：US07785985B2

公开(公告)日：2010-08-31

申请号：US12133772

申请日：2008-06-05

申请人： Dong-woon Shin ,  Tai-su Park ,  Si-young Choi ,  Soo-jin Hong ,  Mi-jin Kim

发明人： Dong-woon Shin ,  Tai-su Park ,  Si-young Choi ,  Soo-jin Hong ,  Mi-jin Kim

IPC分类号： H01L21/76

CPC分类号： H01L21/823481 ,  H01L21/76229 ,  H01L21/823456 ,  H01L27/0921 ,  H01L27/105

摘要： Methods of manufacturing a semiconductor device, which can reduce hot electron induced punchthrough (HEIP) and/or improve the operating characteristics of the device include selectively forming an oxynitride layer in a device isolation layer according to the characteristics of transistors isolated by the device isolation layer. The methods include forming first trenches and second trenches on a substrate, forming an oxide layer on the surfaces of the first trenches and the second trenches, selectively forming an oxynitride layer on the second trenches by using plasma ion immersion implantation (PIII), and forming a buried insulating layer in the first trenches and the second trenches. The buried insulating layer may be planarized to form a first device isolation layer in the first trenches and a second device isolation layer in the second trenches.

摘要翻译： 可以减少热电子穿透（HEIP）和/或改善器件的工作特性的半导体器件的制造方法包括根据器件隔离层隔离的晶体管的特性选择性地在器件隔离层中形成氧氮化物层 。 所述方法包括在衬底上形成第一沟槽和第二沟槽，在第一沟槽和第二沟槽的表面上形成氧化物层，通过使用等离子体离子浸没注入（PIII）在第二沟槽上选择性地形成氧氮化物层，并形成 在第一沟槽和第二沟槽中的掩埋绝缘层。 掩埋绝缘层可以被平坦化以在第一沟槽中形成第一器件隔离层，在第二沟槽中形成第二器件隔离层。

公开(公告)号：US20090311846A1

公开(公告)日：2009-12-17

申请号：US12466178

申请日：2009-05-14

申请人： Dong-Woon Shin ,  Soo-jin Hong ,  Guk-hyon Yon ,  Si-young Choi ,  Sun-ghil Lee

发明人： Dong-Woon Shin ,  Soo-jin Hong ,  Guk-hyon Yon ,  Si-young Choi ,  Sun-ghil Lee

IPC分类号： H01L21/762

CPC分类号： H01L21/76229 ,  H01L21/823878 ,  H01L27/10894 ,  H01L27/11546

摘要： A mask pattern is formed on a semiconductor substrate in which a cell region, a PMOS region, and an NMOS region are defined. Trenches are formed in the cell region, the PMOS region, and the NMOS region. A sidewall oxide layer and a protection layer are formed in the trenches, and a portion of the protection layer in the PMOS region is removed. A first device isolation insulating layer is formed on the substrate, filling the trenches. Portions of the first device isolation insulating layer are removed to expose the mask pattern and the trenches of the cell region and the NMOS region and to leave a portion of the first device isolation insulating layer in the trench in the PMOS region. A liner is formed on the portion of the first device isolation region in the trench in the PMOS region and conforming to sidewalls of the trenches in the cell region and the NMOS region. A second device isolation insulating layer is formed on the substrate, filling the trenches in the cell region and the NMOS region. Portions of the second device isolation insulating layer are removed to expose the mask pattern and to leave portions of the second device isolation insulating layer in the trenches of the cell region and the NMOS region.

摘要翻译： 在其中限定了单元区域，PMOS区域和NMOS区域的半导体衬底上形成掩模图案。 在单元区域，PMOS区域和NMOS区域中形成沟槽。 在沟槽中形成侧壁氧化物层和保护层，并且去除PMOS区域中的保护层的一部分。 在衬底上形成第一器件隔离绝缘层，填充沟槽。 去除第一器件隔离绝缘层的部分以露出掩模图案和单元区域和NMOS区域的沟槽，并且在PMOS区域的沟槽中留下第一器件隔离绝缘层的一部分。 衬垫形成在PMOS区域的沟槽中的第一器件隔离区域的部分上，并且与衬底区域和NMOS区域中的沟槽的侧壁一致。 在衬底上形成第二器件隔离绝缘层，填充单元区域和NMOS区域中的沟槽。 去除第二器件隔离绝缘层的部分以暴露掩模图案并且将第二器件隔离绝缘层的部分留在单元区域和NMOS区域的沟槽中。

公开(公告)号：US20080073690A1

公开(公告)日：2008-03-27

申请号：US11589789

申请日：2006-10-31

申请人： Sung-kweon Baek ,  Sang-ryol Yang ,  Si-young Choi ,  Bon-young Koo ,  Ki-hyun Hwang ,  Dong-kak Lee

发明人： Sung-kweon Baek ,  Sang-ryol Yang ,  Si-young Choi ,  Bon-young Koo ,  Ki-hyun Hwang ,  Dong-kak Lee

IPC分类号： H01L29/76

CPC分类号： H01L29/7883 ,  H01L29/40114 ,  H01L29/42324 ,  H01L29/513

摘要： A flash memory device may include a lower tunnel insulation layer disposed on a substrate, an upper tunnel insulation layer disposed on the lower tunnel insulation layer, a floating gate disposed on the upper tunnel insulation layer, an intergate insulation layer disposed on the floating gate; and a control gate disposed on the intergate insulation layer.

摘要翻译： 闪存器件可以包括设置在衬底上的下部隧道绝缘层，设置在下部隧道绝缘层上的上部隧道绝缘层，设置在上部隧道绝缘层上的浮动栅极，设置在浮动栅极上的栅极间绝缘层; 以及设置在隔间绝缘层上的控制栅极。

公开(公告)号：US20120097950A1

公开(公告)日：2012-04-26

申请号：US13343967

申请日：2012-01-05

申请人： Yong-hoon SON ,  Si-young Choi ,  Jong-wook Lee

发明人： Yong-hoon SON ,  Si-young Choi ,  Jong-wook Lee

IPC分类号： H01L29/786 ,  H01L21/28

CPC分类号： H01L29/785 ,  H01L29/66795

摘要： A method of fabricating a semiconductor integrated circuit includes forming a first dielectric layer on a semiconductor substrate, patterning the first dielectric layer to form a first patterned dielectric layer, forming a non-single crystal seed layer on the first patterned dielectric layer, removing a portion of the seed layer to form a patterned seed layer, forming a second dielectric layer on the first patterned dielectric layer and the patterned seed layer, removing portions of the second dielectric layer to form a second patterned dielectric layer, irradiating the patterned seed layer to single-crystallize the patterned seed layer, removing portions of the first patterned dielectric layer and the second patterned dielectric layer such that the single-crystallized seed layer protrudes in the vertical direction with respect to the first and/or the second patterned dielectric layer, and forming a gate electrode in contact with the single-crystal active pattern.

摘要翻译： 一种制造半导体集成电路的方法包括在半导体衬底上形成第一电介质层，图案化第一电介质层以形成第一图案化电介质层，在第一图案化电介质层上形成非单晶种子层， 的种子层以形成图案化种子层，在第一图案化介电层和图案化种子层上形成第二介电层，去除第二介电层的部分以形成第二图案化电介质层，将图案化种子层照射到单个 将图案化种子层结晶，去除第一图案化电介质层和第二图案化电介质层的部分，使得单结晶种子层相对于第一和/或第二图案化电介质层在垂直方向上突出，并且形成 与单晶活性图案接触的栅电极。

公开(公告)号：US07871897B2

公开(公告)日：2011-01-18

申请号：US12466178

申请日：2009-05-14

申请人： Dong-woon Shin ,  Soo-jin Hong ,  Guk-hyon Yon ,  Si-young Choi ,  Sun-ghil Lee

发明人： Dong-woon Shin ,  Soo-jin Hong ,  Guk-hyon Yon ,  Si-young Choi ,  Sun-ghil Lee

IPC分类号： H01L21/762

CPC分类号： H01L21/76229 ,  H01L21/823878 ,  H01L27/10894 ,  H01L27/11546

摘要： A mask pattern is formed on a semiconductor substrate in which a cell region, a PMOS region, and an NMOS region are defined. Trenches are formed in the cell region, the PMOS region, and the NMOS region. A sidewall oxide layer and a protection layer are formed in the trenches, and a portion of the protection layer in the PMOS region is removed. A first device isolation insulating layer is formed on the substrate, filling the trenches. Portions of the first device isolation insulating layer are removed to expose the mask pattern and the trenches of the cell region and the NMOS region and to leave a portion of the first device isolation insulating layer in the trench in the PMOS region. A liner is formed on the portion of the first device isolation region in the trench in the PMOS region and conforming to sidewalls of the trenches in the cell region and the NMOS region. A second device isolation insulating layer is formed on the substrate, filling the trenches in the cell region and the NMOS region. Portions of the second device isolation insulating layer are removed to expose the mask pattern and to leave portions of the second device isolation insulating layer in the trenches of the cell region and the NMOS region.

摘要翻译： 在其中限定了单元区域，PMOS区域和NMOS区域的半导体衬底上形成掩模图案。 在单元区域，PMOS区域和NMOS区域中形成沟槽。 在沟槽中形成侧壁氧化物层和保护层，并且去除PMOS区域中的保护层的一部分。 在衬底上形成第一器件隔离绝缘层，填充沟槽。 去除第一器件隔离绝缘层的部分以露出掩模图案和单元区域和NMOS区域的沟槽，并且在PMOS区域的沟槽中留下第一器件隔离绝缘层的一部分。 衬垫形成在PMOS区域的沟槽中的第一器件隔离区域的部分上，并且与衬底区域和NMOS区域中的沟槽的侧壁一致。 在衬底上形成第二器件隔离绝缘层，填充单元区域和NMOS区域中的沟槽。 去除第二器件隔离绝缘层的部分以暴露掩模图案并且将第二器件隔离绝缘层的部分留在单元区域和NMOS区域的沟槽中。