公开(公告)号：US20110084387A1

公开(公告)日：2011-04-14

申请号：US12973615

申请日：2010-12-20

申请人： Valery M. Dubin ,  Sridhar Balakrishnan ,  Mark Bohr

发明人： Valery M. Dubin ,  Sridhar Balakrishnan ,  Mark Bohr

IPC分类号： H01L23/482

CPC分类号： H01L24/13 ,  H01L21/288 ,  H01L21/4853 ,  H01L24/05 ,  H01L24/11 ,  H01L2224/0401 ,  H01L2224/05124 ,  H01L2224/1145 ,  H01L2224/11452 ,  H01L2224/11462 ,  H01L2224/11464 ,  H01L2224/11614 ,  H01L2224/13026 ,  H01L2224/13084 ,  H01L2224/13099 ,  H01L2224/13111 ,  H01L2224/13113 ,  H01L2224/1312 ,  H01L2224/13139 ,  H01L2224/13147 ,  H01L2224/13166 ,  H01L2224/13564 ,  H01L2224/13611 ,  H01L2224/13639 ,  H01L2224/13647 ,  H01L2224/29111 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01022 ,  H01L2924/01023 ,  H01L2924/01024 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01042 ,  H01L2924/01044 ,  H01L2924/01045 ,  H01L2924/01047 ,  H01L2924/01051 ,  H01L2924/01057 ,  H01L2924/01058 ,  H01L2924/01074 ,  H01L2924/01076 ,  H01L2924/01077 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01327 ,  H01L2924/014 ,  H01L2924/04941 ,  H01L2924/14 ,  H01L2924/3011 ,  H01L2924/351 ,  H01L2924/35121 ,  H01L2924/3651 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01L2924/00

摘要： Methods, techniques, and structures relating to die packaging. In one exemplary implementation, a die package interconnect structure includes a semiconductor substrate and a first conducting layer in contact with the semiconductor substrate. The first conducting layer may include a base layer metal. The base layer metal may include Cu. The exemplary implementation may also include a diffusion barrier in contact with the first conducting layer and a wetting layer on top of the diffusion barrier. A bump layer may reside on top of the wetting layer, in which the bump layer may include Sn, and Sn may be electroplated. The diffusion barrier may be electroless and may be adapted to prevent Cu and Sn from diffusing through the diffusion barrier. Furthermore, the diffusion barrier may be further adapted to suppress a whisker-type formation in the bump layer.

摘要翻译： 与模具包装相关的方法，技术和结构。 在一个示例性实施例中，管芯封装互连结构包括半导体衬底和与半导体衬底接触的第一导电层。 第一导电层可以包括基底层金属。 基底层金属可以包括Cu。 示例性实施方式还可以包括与第一导电层接触的扩散阻挡层和在扩散阻挡层顶部的润湿层。 凸起层可以驻留在润湿层的顶部，其中凸起层可以包括Sn，并且Sn可以被电镀。 扩散阻挡层可以是无电解的并且可以适于防止Cu和Sn扩散通过扩散阻挡层。 此外，扩散阻挡层可以进一步适于抑制凸块层中的晶须型形成。

公开(公告)号：US07348675B2

公开(公告)日：2008-03-25

申请号：US11048231

申请日：2005-02-01

申请人： Valery M. Dubin ,  Mark Bohr

发明人： Valery M. Dubin ,  Mark Bohr

IPC分类号： H01L23/48 ,  H01L23/52 ,  H01L29/40 ,  H01L21/44

CPC分类号： H01L29/76 ,  B82Y10/00 ,  H01L21/768 ,  H01L21/76879 ,  H01L21/76897 ,  H01L23/485 ,  H01L23/53276 ,  H01L29/66439 ,  H01L29/7613 ,  H01L2221/1094 ,  H01L2924/0002 ,  H01L2924/00

摘要： Embodiments of methods in accordance with the present invention provide three-dimensional carbon nanotube (CNT) integrated circuits comprising layers of arrays of CNT's separated by dielectric layers with conductive traces formed within the dielectric layers to electrically interconnect individual CNT's. The methods to fabricate three-dimensional carbon nanotube FET integrated circuits include the selective deposition of carbon nanotubes onto catalysts selectively formed on a conductive layer at the bottom of openings in a dielectric layer. The openings in the dielectric layer are formed using suitable techniques, such as, but not limited to, dielectric etching, and the formation of ring gate electrodes, including spacers, that provide openings for depositing self-aligned carbon nanotube semiconductor channels.

摘要翻译： 根据本发明的方法的实施例提供了三维碳纳米管（CNT）集成电路，其包括由电介质层分离的CNT阵列层，其中形成有介电层内的导电迹线以电连接各个CNT。 制造三维碳纳米管FET集成电路的方法包括将碳纳米管选择性沉积到选择性地形成在电介质层的开口底部的导电层上的催化剂上。 电介质层中的开口使用合适的技术形成，例如但不限于电介质蚀刻，以及形成包括间隔物的环形栅电极，其提供用于沉积自对准碳纳米管半导体通道的开口。

公开(公告)号：US07276801B2

公开(公告)日：2007-10-02

申请号：US10668986

申请日：2003-09-22

申请人： Valery M. Dubin ,  Sridhar Balakrishnan ,  Mark Bohr

发明人： Valery M. Dubin ,  Sridhar Balakrishnan ,  Mark Bohr

IPC分类号： H01L23/48

CPC分类号： H01L24/13 ,  H01L21/288 ,  H01L21/4853 ,  H01L24/05 ,  H01L24/11 ,  H01L2224/0401 ,  H01L2224/05124 ,  H01L2224/1145 ,  H01L2224/11452 ,  H01L2224/11462 ,  H01L2224/11464 ,  H01L2224/11614 ,  H01L2224/13026 ,  H01L2224/13084 ,  H01L2224/13099 ,  H01L2224/13111 ,  H01L2224/13113 ,  H01L2224/1312 ,  H01L2224/13139 ,  H01L2224/13147 ,  H01L2224/13166 ,  H01L2224/13564 ,  H01L2224/13611 ,  H01L2224/13639 ,  H01L2224/13647 ,  H01L2224/29111 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01022 ,  H01L2924/01023 ,  H01L2924/01024 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01042 ,  H01L2924/01044 ,  H01L2924/01045 ,  H01L2924/01047 ,  H01L2924/01051 ,  H01L2924/01057 ,  H01L2924/01058 ,  H01L2924/01074 ,  H01L2924/01076 ,  H01L2924/01077 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01327 ,  H01L2924/014 ,  H01L2924/04941 ,  H01L2924/14 ,  H01L2924/3011 ,  H01L2924/351 ,  H01L2924/35121 ,  H01L2924/3651 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01L2924/00

摘要： Methods, techniques, and structures relating to die packaging. In one exemplary implementation, a die package interconnect structure includes a semiconductor substrate and a first conducting layer in contact with the semiconductor substrate. The first conducting layer may include a base layer metal. The base layer metal may include Cu. The exemplary implementation may also include a diffusion barrier in contact with the first conducting layer and a wetting layer on top of the diffusion barrier. A bump layer may reside on top of the wetting layer, in which the bump layer may include Sn, and Sn may be electroplated. The diffusion barrier may be electroless and may be adapted to prevent Cu and Sn from diffusing through the diffusion barrier. Furthermore, the diffusion barrier may be further adapted to suppress a whisker-type formation in the bump layer.

摘要翻译： 与模具包装相关的方法，技术和结构。 在一个示例性实施例中，管芯封装互连结构包括半导体衬底和与半导体衬底接触的第一导电层。 第一导电层可以包括基底层金属。 基底层金属可以包括Cu。 示例性实施方式还可以包括与第一导电层接触的扩散阻挡层和在扩散阻挡层顶部的润湿层。 凸起层可以驻留在润湿层的顶部，其中凸起层可以包括Sn，并且Sn可以被电镀。 扩散阻挡层可以是无电解的并且可以适于防止Cu和Sn扩散通过扩散阻挡层。 此外，扩散阻挡层可以进一步适于抑制凸块层中的晶须型形成。

公开(公告)号：US20080213996A1

公开(公告)日：2008-09-04

申请号：US11894627

申请日：2007-08-20

申请人： Valery M. Dubin ,  Sridhar Balakrishnan ,  Mark Bohr

发明人： Valery M. Dubin ,  Sridhar Balakrishnan ,  Mark Bohr

IPC分类号： H01L21/44

CPC分类号： H01L24/13 ,  H01L21/288 ,  H01L21/4853 ,  H01L24/05 ,  H01L24/11 ,  H01L2224/0401 ,  H01L2224/05124 ,  H01L2224/1145 ,  H01L2224/11452 ,  H01L2224/11462 ,  H01L2224/11464 ,  H01L2224/11614 ,  H01L2224/13026 ,  H01L2224/13084 ,  H01L2224/13099 ,  H01L2224/13111 ,  H01L2224/13113 ,  H01L2224/1312 ,  H01L2224/13139 ,  H01L2224/13147 ,  H01L2224/13166 ,  H01L2224/13564 ,  H01L2224/13611 ,  H01L2224/13639 ,  H01L2224/13647 ,  H01L2224/29111 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01022 ,  H01L2924/01023 ,  H01L2924/01024 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01042 ,  H01L2924/01044 ,  H01L2924/01045 ,  H01L2924/01047 ,  H01L2924/01051 ,  H01L2924/01057 ,  H01L2924/01058 ,  H01L2924/01074 ,  H01L2924/01076 ,  H01L2924/01077 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01327 ,  H01L2924/014 ,  H01L2924/04941 ,  H01L2924/14 ,  H01L2924/3011 ,  H01L2924/351 ,  H01L2924/35121 ,  H01L2924/3651 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01L2924/00

摘要： Methods, techniques, and structures relating to die packaging. In one exemplary implementation, a die package interconnect structure includes a semiconductor substrate and a first conducting layer in contact with the semiconductor substrate. The first conducting layer may include a base layer metal. The base layer metal may include Cu. The exemplary implementation may also include a diffusion barrier in contact with the first conducting layer and a wetting layer on top of the diffusion barrier. A bump layer may reside on top of the wetting layer, in which the bump layer may include Sn, and Sn may be electroplated. The diffusion barrier may be electroless and may be adapted to prevent Cu and Sn from diffusing through the diffusion barrier. Furthermore, the diffusion barrier may be further adapted to suppress a whisker-type formation in the bump layer.

摘要翻译： 与模具包装相关的方法，技术和结构。 在一个示例性实施例中，管芯封装互连结构包括半导体衬底和与半导体衬底接触的第一导电层。 第一导电层可以包括基底层金属。 基底层金属可以包括Cu。 示例性实施方式还可以包括与第一导电层接触的扩散阻挡层和在扩散阻挡层顶部的润湿层。 凸起层可以驻留在润湿层的顶部，其中凸起层可以包括Sn，并且Sn可以被电镀。 扩散阻挡层可以是无电解的并且可以适于防止Cu和Sn扩散通过扩散阻挡层。 此外，扩散阻挡层可以进一步适于抑制凸块层中的晶须型形成。

公开(公告)号：US08580679B2

公开(公告)日：2013-11-12

申请号：US11894627

申请日：2007-08-20

申请人： Valery M. Dubin ,  Sridhar Balakrishnan ,  Mark Bohr

发明人： Valery M. Dubin ,  Sridhar Balakrishnan ,  Mark Bohr

IPC分类号： H01L33/62

CPC分类号： H01L24/13 ,  H01L21/288 ,  H01L21/4853 ,  H01L24/05 ,  H01L24/11 ,  H01L2224/0401 ,  H01L2224/05124 ,  H01L2224/1145 ,  H01L2224/11452 ,  H01L2224/11462 ,  H01L2224/11464 ,  H01L2224/11614 ,  H01L2224/13026 ,  H01L2224/13084 ,  H01L2224/13099 ,  H01L2224/13111 ,  H01L2224/13113 ,  H01L2224/1312 ,  H01L2224/13139 ,  H01L2224/13147 ,  H01L2224/13166 ,  H01L2224/13564 ,  H01L2224/13611 ,  H01L2224/13639 ,  H01L2224/13647 ,  H01L2224/29111 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01015 ,  H01L2924/01022 ,  H01L2924/01023 ,  H01L2924/01024 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01042 ,  H01L2924/01044 ,  H01L2924/01045 ,  H01L2924/01047 ,  H01L2924/01051 ,  H01L2924/01057 ,  H01L2924/01058 ,  H01L2924/01074 ,  H01L2924/01076 ,  H01L2924/01077 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/01327 ,  H01L2924/014 ,  H01L2924/04941 ,  H01L2924/14 ,  H01L2924/3011 ,  H01L2924/351 ,  H01L2924/35121 ,  H01L2924/3651 ,  H01L2924/00014 ,  H01L2924/00012 ,  H01L2924/00

摘要： Methods, techniques, and structures relating to die packaging. In one exemplary implementation, a die package interconnect structure includes a semiconductor substrate and a first conducting layer in contact with the semiconductor substrate. The first conducting layer may include a base layer metal. The base layer metal may include Cu. The exemplary implementation may also include a diffusion barrier in contact with the first conducting layer and a wetting layer on top of the diffusion barrier. A bump layer may reside on top of the wetting layer, in which the bump layer may include Sn, and Sn may be electroplated. The diffusion barrier may be electroless and may be adapted to prevent Cu and Sn from diffusing through the diffusion barrier. Furthermore, the diffusion barrier may be further adapted to suppress a whisker-type formation in the bump layer.

摘要翻译： 与模具包装相关的方法，技术和结构。 在一个示例性实施例中，管芯封装互连结构包括半导体衬底和与半导体衬底接触的第一导电层。 第一导电层可以包括基底层金属。 基底层金属可以包括Cu。 示例性实施方式还可以包括与第一导电层接触的扩散阻挡层和在扩散阻挡层顶部的润湿层。 凸起层可以驻留在润湿层的顶部，其中凸起层可以包括Sn，并且Sn可以被电镀。 扩散阻挡层可以是无电解的并且可以适于防止Cu和Sn扩散通过扩散阻挡层。 此外，扩散阻挡层可以进一步适于抑制凸块层中的晶须型形成。

公开(公告)号：US07755082B2

公开(公告)日：2010-07-13

申请号：US11983260

申请日：2007-11-08

申请人： Valery M. Dubin ,  Swaminathan Sivakumar ,  Andrew A. Berlin ,  Mark Bohr

发明人： Valery M. Dubin ,  Swaminathan Sivakumar ,  Andrew A. Berlin ,  Mark Bohr

IPC分类号： H01L29/08 ,  H01L35/24 ,  H01L51/00

CPC分类号： H01L21/76838 ,  B82Y10/00 ,  H01L21/76852 ,  H01L51/0021 ,  H01L51/0048 ,  H01L51/0052 ,  H01L2221/1094 ,  Y10S977/742 ,  Y10S977/936

摘要： A nano-electrode or nano-wire may be etched centrally to form a gap between nano-electrode portions. The portions may ultimately constitute a single electron transistor. The source and drain formed from the electrode portions are self-aligned with one another. Using spacer technology, the gap between the electrodes may be made very small.

摘要翻译： 可以将纳米电极或纳米线中心蚀刻以形成纳米电极部分之间的间隙。 这些部分可以最终构成单个电子晶体管。 由电极部分形成的源极和漏极彼此自对准。 使用间隔技术，可以使电极之间的间隙非常小。

公开(公告)号：US20080116439A1

公开(公告)日：2008-05-22

申请号：US11983260

申请日：2007-11-08

申请人： Valery M. Dubin ,  Swaminathan Sivakumar ,  Andrew A. Berlin ,  Mark Bohr

发明人： Valery M. Dubin ,  Swaminathan Sivakumar ,  Andrew A. Berlin ,  Mark Bohr

IPC分类号： H01L29/788

CPC分类号： H01L21/76838 ,  B82Y10/00 ,  H01L21/76852 ,  H01L51/0021 ,  H01L51/0048 ,  H01L51/0052 ,  H01L2221/1094 ,  Y10S977/742 ,  Y10S977/936

摘要： A nano-electrode or nano-wire may be etched centrally to form a gap between nano-electrode portions. The portions may ultimately constitute a single electron transistor. The source and drain formed from the electrode portions are self-aligned with one another. Using spacer technology, the gap between the electrodes may be made very small.

摘要翻译： 可以将纳米电极或纳米线中心蚀刻以形成纳米电极部分之间的间隙。 这些部分可以最终构成单个电子晶体管。 由电极部分形成的源极和漏极彼此自对准。 使用间隔技术，可以使电极之间的间隙非常小。

公开(公告)号：US06933222B2

公开(公告)日：2005-08-23

申请号：US10336236

申请日：2003-01-02

申请人： Valery M. Dubin ,  Mark Bohr

发明人： Valery M. Dubin ,  Mark Bohr

IPC分类号： H01J1/02 ,  H01L21/3205 ,  H01L21/335 ,  H01L21/44 ,  H01L21/4763 ,  H01L21/768 ,  H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113 ,  H01L31/119

CPC分类号： H01L29/76 ,  B82Y10/00 ,  H01L21/768 ,  H01L21/76879 ,  H01L21/76897 ,  H01L23/485 ,  H01L23/53276 ,  H01L29/66439 ,  H01L29/7613 ,  H01L2221/1094 ,  H01L2924/0002 ,  H01L2924/00

摘要： Embodiments of methods in accordance with the present invention provide three-dimensional carbon nanotube (CNT) integrated circuits comprising layers of arrays of CNT's separated by dielectric layers with conductive traces formed within the dielectric layers to electrically interconnect individual CNT's. The methods to fabricate three-dimensional carbon nanotube FET integrated circuits include the selective deposition of carbon nanotubes onto catalysts selectively formed on a conductive layer at the bottom of openings in a dielectric layer. The openings in the dielectric layer are formed using suitable techniques, such as, but not limited to, dielectric etching, and the formation of ring gate electrodes, including spacers, that provide openings for depositing self-aligned carbon nanotube semiconductor channels.

摘要翻译： 根据本发明的方法的实施例提供了三维碳纳米管（CNT）集成电路，其包括由电介质层分离的CNT阵列层，其中形成有介电层内的导电迹线以电连接各个CNT。 制造三维碳纳米管FET集成电路的方法包括将碳纳米管选择性沉积到选择性地形成在电介质层的开口底部的导电层上的催化剂上。 电介质层中的开口使用合适的技术形成，例如但不限于电介质蚀刻，以及形成包括间隔物的环形栅电极，其提供用于沉积自对准碳纳米管半导体通道的开口。

公开(公告)号：US07312155B2

公开(公告)日：2007-12-25

申请号：US10819790

申请日：2004-04-07

申请人： Valery M. Dubin ,  Swaminathan Sivakumar ,  Andrew A. Berlin ,  Mark Bohr

发明人： Valery M. Dubin ,  Swaminathan Sivakumar ,  Andrew A. Berlin ,  Mark Bohr

IPC分类号： H01L21/44 ,  H01L21/00 ,  H01L21/336

CPC分类号： H01L21/76838 ,  B82Y10/00 ,  H01L21/76852 ,  H01L51/0021 ,  H01L51/0048 ,  H01L51/0052 ,  H01L2221/1094 ,  Y10S977/742 ,  Y10S977/936

摘要： A nano-electrode or nano-wire may be etched centrally to form a gap between nano-electrode portions. The portions may ultimately constitute a single electron transistor. The source and drain formed from the electrode portions are self-aligned with one another. Using spacer technology, the gap between the electrodes may be made very small.

摘要翻译： 可以将纳米电极或纳米线中心蚀刻以形成纳米电极部分之间的间隙。 这些部分可以最终构成单个电子晶体管。 由电极部分形成的源极和漏极彼此自对准。 使用间隔技术，可以使电极之间的间隙非常小。

公开(公告)号：US07157380B2

公开(公告)日：2007-01-02

申请号：US10746420

申请日：2003-12-24

申请人： Valery M. Dubin ,  Makarem A. Hussein ,  Mark Bohr

发明人： Valery M. Dubin ,  Makarem A. Hussein ,  Mark Bohr

IPC分类号： H01L21/302

CPC分类号： H01L21/76843 ,  H01L21/31116 ,  H01L21/31612 ,  H01L21/31633 ,  H01L21/76807 ,  H01L21/76849

摘要： A damascene process using a doped and undoped oxide ILD is described. The selectivity between the carbon doped and carbon free oxide provides an etching stop between the ILD's in addition to providing mechanical strength to the structure.

摘要翻译： 描述了使用掺杂和未掺杂的氧化物ILD的镶嵌工艺。 碳掺杂和无碳氧化物之间的选择性除了为结构提供机械强度外，还提供ILD之间的蚀刻停止。