公开(公告)号：US09184144B2

公开(公告)日：2015-11-10

申请号：US13187694

申请日：2011-07-21

申请人： Zhongping Bao ,  James D. Burrell ,  Shiqun Gu

发明人： Zhongping Bao ,  James D. Burrell ,  Shiqun Gu

IPC分类号： B32B37/14 ,  H01L21/28 ,  H01L23/00

CPC分类号： H01L24/14 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/16 ,  H01L24/17 ,  H01L24/742 ,  H01L24/81 ,  H01L2224/0345 ,  H01L2224/0401 ,  H01L2224/05011 ,  H01L2224/05015 ,  H01L2224/05017 ,  H01L2224/05558 ,  H01L2224/056 ,  H01L2224/1146 ,  H01L2224/13012 ,  H01L2224/13013 ,  H01L2224/13014 ,  H01L2224/13015 ,  H01L2224/13017 ,  H01L2224/13018 ,  H01L2224/13082 ,  H01L2224/131 ,  H01L2224/13139 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/1403 ,  H01L2224/14051 ,  H01L2224/141 ,  H01L2224/14142 ,  H01L2224/16057 ,  H01L2224/17051 ,  H01L2224/81211 ,  H01L2224/814 ,  H01L2224/81801 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/014 ,  H01L2924/3512 ,  H01L2924/00015 ,  H01L2924/00014 ,  H01L2924/00012

摘要： Pillars having a directed compliance geometry are arranged to couple a semiconductor die to a substrate. The direction of maximum compliance of each pillar may be aligned with the direction of maximum stress caused by unequal thermal expansion and contraction of the semiconductor die and substrate. Pillars may be designed and constructed with various shapes having particular compliance characteristics and particular directions of maximum compliance. The shape and orientation of the pillars may be selected as a function of their location on a die to accommodate the direction and magnitude of stress at their location. A method includes fabricating pillars with particular shapes by patterning to increase surface of materials upon which the pillar is plated or deposited.

摘要翻译： 具有定向柔性几何形状的支柱布置成将半导体管芯耦合到衬底。 每个支柱的最大顺应性的方向可以与由半导体管芯和衬底的不等的热膨胀和收缩引起的最大应力的方向一致。 支柱可以被设计和构造成各种形状，具有特定的顺应特性和最大顺应性的特定方向。 可以选择支柱的形状和取向作为它们在模具上的位置的函数，以适应其位置处的应力的方向和大小。 一种方法包括通过图案化来制造具有特定形状的柱，以增加柱被镀或沉积的材料的表面。

公开(公告)号：US20130020711A1

公开(公告)日：2013-01-24

申请号：US13187694

申请日：2011-07-21

申请人： Zhongping Bao ,  James D. Burrell ,  Shiqun Gu

发明人： Zhongping Bao ,  James D. Burrell ,  Shiqun Gu

IPC分类号： H01L23/488 ,  C23C16/44 ,  B32B37/14 ,  H01L21/28

CPC分类号： H01L24/14 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L24/16 ,  H01L24/17 ,  H01L24/742 ,  H01L24/81 ,  H01L2224/0345 ,  H01L2224/0401 ,  H01L2224/05011 ,  H01L2224/05015 ,  H01L2224/05017 ,  H01L2224/05558 ,  H01L2224/056 ,  H01L2224/1146 ,  H01L2224/13012 ,  H01L2224/13013 ,  H01L2224/13014 ,  H01L2224/13015 ,  H01L2224/13017 ,  H01L2224/13018 ,  H01L2224/13082 ,  H01L2224/131 ,  H01L2224/13139 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2224/1403 ,  H01L2224/14051 ,  H01L2224/141 ,  H01L2224/14142 ,  H01L2224/16057 ,  H01L2224/17051 ,  H01L2224/81211 ,  H01L2224/814 ,  H01L2224/81801 ,  H01L2924/01006 ,  H01L2924/01029 ,  H01L2924/014 ,  H01L2924/3512 ,  H01L2924/00015 ,  H01L2924/00014 ,  H01L2924/00012

摘要： Pillars having a directed compliance geometry are arranged to couple a semiconductor die to a substrate. The direction of maximum compliance of each pillar may be aligned with the direction of maximum stress caused by unequal thermal expansion and contraction of the semiconductor die and substrate. Pillars may be designed and constructed with various shapes having particular compliance characteristics and particular directions of maximum compliance. The shape and orientation of the pillars may be selected as a function of their location on a die to accommodate the direction and magnitude of stress at their location. A method includes fabricating pillars with particular shapes by patterning to increase surface of materials upon which the pillar is plated or deposited.

摘要翻译： 具有定向柔性几何形状的支柱布置成将半导体管芯耦合到衬底。 每个支柱的最大顺应性的方向可以与由半导体管芯和衬底的不等的热膨胀和收缩引起的最大应力的方向一致。 支柱可以被设计和构造成各种形状，具有特定的顺应特性和最大顺应性的特定方向。 可以选择支柱的形状和取向作为它们在模具上的位置的函数，以适应其位置处的应力的方向和大小。 一种方法包括通过图案化来制造具有特定形状的柱，以增加柱被镀或沉积的材料的表面。

公开(公告)号：US20120025362A1

公开(公告)日：2012-02-02

申请号：US12846910

申请日：2010-07-30

申请人： Arvind Chandrasekaran ,  Shiqun Gu ,  Zhongping Bao

发明人： Arvind Chandrasekaran ,  Shiqun Gu ,  Zhongping Bao

IPC分类号： H01L21/50 ,  H01L21/56 ,  H01L23/28

CPC分类号： H01L21/565 ,  H01L21/568 ,  H01L21/6836 ,  H01L23/3121 ,  H01L23/562 ,  H01L24/11 ,  H01L24/13 ,  H01L24/14 ,  H01L24/16 ,  H01L24/73 ,  H01L24/94 ,  H01L24/97 ,  H01L25/0652 ,  H01L25/0657 ,  H01L2221/68327 ,  H01L2221/6834 ,  H01L2224/14181 ,  H01L2224/16145 ,  H01L2224/16221 ,  H01L2224/73204 ,  H01L2224/94 ,  H01L2224/97 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/01006 ,  H01L2924/01033 ,  H01L2924/014 ,  H01L2924/10253 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/3511 ,  H01L2224/81 ,  H01L2224/11 ,  H01L2924/00

摘要： A method for forming an electrical package to reduce warpage. The method includes providing a wafer and coupling a die thereto. A mold compound material is applied to the wafer such that the mold compound material surrounds the die. The method further includes applying a reinforcing material to the mold compound material. The mold compound material is thereby disposed between the wafer and the reinforcing material.

摘要翻译： 一种用于形成电气封装以减少翘曲的方法。 该方法包括提供晶片并将模具耦合到其上。 将模具复合材料施加到晶片上，使得模具复合材料围绕模具。 该方法还包括将增强材料施加到模具复合材料。 因此，模具复合材料设置在晶片和增强材料之间。

公开(公告)号：US09368716B2

公开(公告)日：2016-06-14

申请号：US12363886

申请日：2009-02-02

申请人： Shiqun Gu ,  Seung H. Kang ,  Xiaochun Zhu

发明人： Shiqun Gu ,  Seung H. Kang ,  Xiaochun Zhu

IPC分类号： H01L27/22 ,  H01L43/12 ,  H01L29/82 ,  H01L27/24 ,  H01L43/08

CPC分类号： H01L43/12 ,  H01L27/222 ,  H01L27/228 ,  H01L27/24 ,  H01L29/82 ,  H01L43/08

摘要： A magnetic tunnel junction storage element for a spin transfer torque magnetoresistive random access memory (STT-MRAM) bit cell includes a bottom electrode layer, a pinned layer adjacent to the bottom electrode layer, a dielectric layer encapsulating a portion of the bottom electrode layer and the pinned layer, the dielectric layer including sidewalls that define a hole adjacent to a portion of the pinned layer, a tunneling barrier adjacent to the pinned layer, a free layer adjacent to the tunneling barrier, and a top electrode adjacent to the free layer, wherein a width of the bottom electrode layer and/or the pinned barrier in a first direction is greater than a width of a contact area between the pinned layer and the tunneling barrier in the first direction. Also a method of forming an STT-MRAM bit cell.

摘要翻译： 用于自旋传递转矩磁阻随机存取存储器（STT-MRAM）位单元的磁性隧道结存储元件包括底部电极层，与底部电极层相邻的被钉扎层，封装底部电极层的一部分的电介质层和 被钉扎层，介电层包括限定与被钉扎层的一部分相邻的孔的侧壁，与被钉扎层相邻的隧道势垒，邻近隧道势垒的自由层和与自由层相邻的顶部电极， 其中所述底电极层和/或所述被钉扎的屏障在第一方向上的宽度大于所述被钉扎层和所述隧道势垒之间在所述第一方向上的接触面积的宽度。 也是形成STT-MRAM位单元的方法。

公开(公告)号：US08502373B2

公开(公告)日：2013-08-06

申请号：US12115076

申请日：2008-05-05

申请人： Kenneth Kaskoun ,  Shiqun Gu ,  Matthew Nowak

发明人： Kenneth Kaskoun ,  Shiqun Gu ,  Matthew Nowak

IPC分类号： H01L23/34

CPC分类号： H01L25/0657 ,  H01L23/3677 ,  H01L23/3732 ,  H01L23/3735 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06589 ,  H01L2924/01019

摘要： By filling an air gap between tiers of a stacked IC device with a thermally conductive material, heat generated at one or more locations within one of the tiers can be laterally displaced. The lateral displacement of the heat can be along the full length of the tier and the thermal material can be electrically insulating. Through silicon-vias (TSVs) can be constructed at certain locations to assist in heat dissipation away from thermally troubled locations.

摘要翻译： 通过在层叠的IC器件的层之间填充导热材料，在一个层内的一个或多个位置处产生的热可以横向移位。 热的横向位移可以沿着层的整个长度，并且热材料可以是电绝缘的。 通过硅通孔（TSV）可以在某些位置构建，以帮助散热的位置。

公开(公告)号：US20120061804A1

公开(公告)日：2012-03-15

申请号：US13298884

申请日：2011-11-17

申请人： Kenneth Kaskoun ,  Shiqun Gu ,  Matthew Nowak

发明人： Kenneth Kaskoun ,  Shiqun Gu ,  Matthew Nowak

IPC分类号： H01L25/065 ,  H01L21/98

CPC分类号： H01L23/481 ,  H01L21/76898 ,  H01L23/60 ,  H01L24/06 ,  H01L24/16 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/0557 ,  H01L2224/13025 ,  H01L2224/13099 ,  H01L2224/14181 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01014 ,  H01L2924/01027 ,  H01L2924/01033 ,  H01L2924/01093 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/05552

摘要： An electrostatic discharge (ESD) protection device is fabricated in a vertical space between active layers of stacked semiconductor dies thereby utilizing space that would otherwise be used only for communication purposes. The vertical surface area of the through silicon vias (TSVs) is used for absorbing large voltages resulting from ESD events. In one embodiment, an ESD diode is created in a vertical TSV between active layers of the semiconductor dies of a stacked device. This ESD diode can be shared by circuitry on both semiconductor dies of the stack thereby saving space and reducing die area required by ESD protection circuitry.

摘要翻译： 在堆叠的半导体管芯的有源层之间的垂直空间中制造静电放电（ESD）保护装置，从而利用否则将仅用于通信目的的空间。 通过硅通孔（TSV）的垂直表面积用于吸收由ESD事件引起的大电压。 在一个实施例中，在层叠器件的半导体管芯的有源层之间的垂直TSV中产生ESD二极管。 该ESD二极管可以由堆叠的两个半导体管芯上的电路共享，从而节省了ESD保护电路所需的空间和减小管芯面积。

公开(公告)号：US08125040B2

公开(公告)日：2012-02-28

申请号：US12405461

申请日：2009-03-17

申请人： Seung H. Kang ,  Xia Li ,  Shiqun Gu ,  Matthew Nowak

发明人： Seung H. Kang ,  Xia Li ,  Shiqun Gu ,  Matthew Nowak

IPC分类号： H01L29/82

CPC分类号： H01L43/08 ,  G11C11/161 ,  H01L43/12

摘要： A method for forming a magnetic tunnel junction (MTJ) for magnetic random access memory (MRAM) using two masks includes depositing over an interlevel dielectric layer containing an exposed first interconnect metallization, a first electrode, a fixed magnetization layer, a tunneling barrier layer, a free magnetization layer and a second electrode. An MTJ structure including the tunnel barrier layer, free layer and second electrode is defined above the first interconnect metallization by a first mask. A first passivation layer encapsulates the MTJ structure, leaving the second electrode exposed. A third electrode is deposited in contact with the second electrode. A second mask is used to pattern a larger structure including the third electrode, the first passivation layer, the fixed magnetization layer and the first electrode. A second dielectric passivation layer covers the etched plurality of layers, the first interlevel dielectric layer and the first interconnect metallization.

摘要翻译： 使用两个掩模形成用于磁性随机存取存储器（MRAM）的磁性隧道结（MTJ）的方法包括在包含暴露的第一互连金属化的层间介质层上沉积，第一电极，固定磁化层，隧道势垒层， 自由磁化层和第二电极。 包括隧道势垒层，自由层和第二电极的MTJ结构通过第一掩模限定在第一互连金属化之上。 第一钝化层封装MTJ结构，留下第二电极。 沉积与第二电极接触的第三电极。 使用第二掩模来图案化包括第三电极，第一钝化层，固定磁化层和第一电极的较大结构。 第二电介质钝化层覆盖被蚀刻的多个层，第一层间介质层和第一互连金属化层。

公开(公告)号：US20120001297A1

公开(公告)日：2012-01-05

申请号：US13231084

申请日：2011-09-13

申请人： Jonghae Kim ,  Shiqun Gu ,  Brian Matthew Henderson ,  Thomas R. Toms ,  Matthew Nowak

发明人： Jonghae Kim ,  Shiqun Gu ,  Brian Matthew Henderson ,  Thomas R. Toms ,  Matthew Nowak

IPC分类号： H01L27/06

CPC分类号： H01L27/0617 ,  H01L23/481 ,  H01L23/5223 ,  H01L23/5227 ,  H01L27/0688 ,  H01L28/10 ,  H01L28/40 ,  H01L2924/0002 ,  H01L2924/00

摘要： A semiconductor die includes a semiconductive substrate layer with first and second sides, a metal layer adjacent the second side of the semiconductive substrate layer, one or more active devices in an active layer on the first side of the semiconductive substrate layer; and a passive device in the metal layer in electrical communication with the active layer. The passive device can electrically couple to the active layer with through silicon vias (TSVs).

摘要翻译： 半导体管芯包括具有第一和第二侧面的半导体衬底层，与半导体衬底层的第二侧相邻的金属层，在半导体衬底层的第一侧上的有源层中的一个或多个有源器件; 以及与有源层电连通的金属层中的无源器件。 无源器件可以通过硅通孔（TSV）电耦合到有源层。

公开(公告)号：US20110320751A1

公开(公告)日：2011-12-29

申请号：US12823370

申请日：2010-06-25

申请人： Feng Wang ,  Shiqun Gu ,  Matthew Michael Nowak

发明人： Feng Wang ,  Shiqun Gu ,  Matthew Michael Nowak

IPC分类号： G06F12/06

CPC分类号： G06F13/1652 ,  G06F13/1684 ,  Y02D10/14

摘要： In a particular embodiment, a dynamic interleaving system changes the number of interleaving channels of a multi-channel memory based on a detected level of bandwidth requests from a plurality of master ports to a plurality of slave ports. At a low level of bandwidth requests, the number of interleaving channels is reduced.

摘要翻译： 在特定实施例中，动态交织系统基于从多个主端口到多个从端口的检测到的带宽请求的级别来改变多信道存储器的交织信道的数量。 在低等级的带宽请求下，减少了交织信道的数量。

公开(公告)号：US08080862B2

公开(公告)日：2011-12-20

申请号：US12206914

申请日：2008-09-09

申请人： Kenneth Kaskoun ,  Shiqun Gu ,  Matthew Nowak

发明人： Kenneth Kaskoun ,  Shiqun Gu ,  Matthew Nowak

IPC分类号： H01L23/58

CPC分类号： H01L23/481 ,  H01L21/76898 ,  H01L23/60 ,  H01L24/06 ,  H01L24/16 ,  H01L25/0657 ,  H01L25/50 ,  H01L2224/0401 ,  H01L2224/0557 ,  H01L2224/13025 ,  H01L2224/13099 ,  H01L2224/14181 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06527 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/0002 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01014 ,  H01L2924/01027 ,  H01L2924/01033 ,  H01L2924/01093 ,  H01L2924/10253 ,  H01L2924/14 ,  H01L2924/00 ,  H01L2224/05552

摘要： An electrostatic discharge (ESD) protection device is fabricated in a vertical space between active layers of stacked semiconductor dies thereby utilizing space that would otherwise be used only for communication purposes. The vertical surface area of the through silicon vias (TSVs) is used for absorbing large voltages resulting from ESD events. In one embodiment, an ESD diode is created in a vertical TSV between active layers of the semiconductor dies of a stacked device. This ESD diode can be shared by circuitry on both semiconductor dies of the stack thereby saving space and reducing die area required by ESD protection circuitry.

摘要翻译： 在堆叠的半导体管芯的有源层之间的垂直空间中制造静电放电（ESD）保护装置，从而利用否则将仅用于通信目的的空间。 通过硅通孔（TSV）的垂直表面积用于吸收由ESD事件引起的大电压。 在一个实施例中，在层叠器件的半导体管芯的有源层之间的垂直TSV中产生ESD二极管。 该ESD二极管可以由堆叠的两个半导体管芯上的电路共享，从而节省了ESD保护电路所需的空间和减小管芯面积。