公开(公告)号：WO2016157616A1

公开(公告)日：2016-10-06

申请号：PCT/JP2015/083340

申请日：2015-11-27

Applicant: 三菱電機株式会社

Inventor： 吉田　基 ,  岡部　博明 ,  須賀原　和之

IPC: H01L21/28 ,  H01L21/312 ,  H01L21/318 ,  H01L21/3205 ,  H01L21/329 ,  H01L21/768 ,  H01L23/522 ,  H01L23/532 ,  H01L29/06 ,  H01L29/47 ,  H01L29/872

CPC classification number: H01L23/53238 ,  H01L21/0495 ,  H01L21/28 ,  H01L21/3205 ,  H01L21/32139 ,  H01L21/768 ,  H01L21/76865 ,  H01L23/522 ,  H01L23/532 ,  H01L29/0615 ,  H01L29/0619 ,  H01L29/0657 ,  H01L29/1608 ,  H01L29/401 ,  H01L29/47 ,  H01L29/739 ,  H01L29/7827 ,  H01L29/8083 ,  H01L29/8611 ,  H01L29/872 ,  H01L2224/32225 ,  H01L2224/33 ,  H01L2924/181 ,  H01L2924/00012

Abstract: 　ワイドバンドギャップ半導体を基材とする半導体素子（１８）の上にめっき法によりＣｕ配線電極（１７）を形成する工程と、ＮＨ ３ 雰囲気下でＣｕ配線電極（１７）を還元する還元工程と、還元工程と同時にＣｕ配線電極（１７）を加熱する加熱工程と、加熱工程の後にＣｕ配線電極（１７）を被覆する拡散防止膜（１１）を形成する工程と、拡散防止膜（１１）を有機樹脂膜（１０）で被覆する封止工程とを備えたことを特徴とする半導体装置の製造方法。

Abstract translation: 本发明公开了一种半导体器件的制造方法，其特征在于，具有如下工序：通过电镀法形成具有宽带隙半导体的半导体元件（18）上的Cu配线电极（17）的工序， 作为基材; 用于在NH 3气氛下还原Cu布线电极（17）的还原步骤; 在进行还原工序的同时加热Cu配线电极（17）的加热工序; 在加热工序后形成覆盖Cu配线电极（17）的防扩散膜（11）的工序。 以及用有机树脂膜（10）覆盖扩散防止膜（11）的密封工序。

公开(公告)号：WO2016006631A1

公开(公告)日：2016-01-14

申请号：PCT/JP2015/069662

申请日：2015-07-08

Applicant: 日立化成株式会社

Inventor： 坂下　雅弘 ,  渡辺　直己 ,  花野　真之 ,  三嶋　公二

IPC: H01L21/304 ,  B24B37/00 ,  C09K3/14

CPC classification number: H01L21/3212 ,  B24B37/00 ,  B24B37/044 ,  C09G1/02 ,  C09K13/06 ,  H01L21/31053 ,  H01L21/31058 ,  H01L21/7684 ,  H01L21/76865 ,  H01L23/53238

Abstract: 　本発明の実施形態は、コバルト含有部と、コバルト以外の金属を含有する金属含有部とを少なくとも有する被研磨面の研磨に用いられるＣＭＰ用研磨液であって、研磨粒子、金属防食剤、及び水を含有し、ｐＨが４．０以下であり、当該ＣＭＰ用研磨液中でコバルトの腐食電位Ｅ Ａ と前記金属の腐食電位Ｅ Ｂ とを測定した場合、腐食電位Ｅ Ａ と腐食電位Ｅ Ｂ との腐食電位差Ｅ Ａ －Ｅ Ｂ の絶対値が０～３００ｍＶである、ＣＭＰ用研磨液に関する。

Abstract translation: 本发明的一个实施方案涉及用于抛光待抛光表面的CMP抛光溶液，所述CMP抛光溶液至少含有含钴部分和含钴以外的金属的含金属部分。 CMP抛光溶液含有磨料颗粒，金属防腐剂和水，其pH值为4.0以下，腐蚀电位（EA）和腐蚀电位（EB）之间的腐蚀电位差（EA-EB）的绝对值 ）当测量CMP抛光溶液中的钴的腐蚀电位（EA）和金属的腐蚀电位（EB）时，为0-300mV。

公开(公告)号：WO2015097942A1

公开(公告)日：2015-07-02

申请号：PCT/JP2014/004399

申请日：2014-08-27

Applicant: キヤノンアネルバ株式会社

Inventor： 赤坂　洋 ,  池田　真義 ,  木村　和弘 ,  神谷　保志 ,  豊里　智彦

IPC: H01L21/302 ,  H01L21/28 ,  H01L21/3213 ,  H01L21/768

CPC classification number: H01L21/76865 ,  C23C14/046 ,  C23C14/5833 ,  C23C14/5873 ,  C23C16/56 ,  H01L21/2855 ,  H01L21/28556 ,  H01L21/76802 ,  H01L21/76843 ,  H01L21/76862 ,  H01L21/76877 ,  H01L29/66545 ,  H01L29/7843

Abstract: 　本発明は、スルーホールやビアホール等を構成する凹部の底部、側壁部及び上端部にまで亘って堆積膜を残存させつつも、凹部内に材料を十分に埋め込むことが可能となる、基板加工方法及び半導体装置の製造方法を提供することを目的とする。本発明の一実施形態に係る基板加工方法は、基板の凹部の開口部に形成された堆積膜に、基板面内方向に対して第１の角度の方向から粒子ビームを照射して、堆積膜の厚さ方向の一部を除去する第１の照射工程と、第１の照射工程の後に、第１の角度よりも基板面内方向に対してより垂直に近い第２の角度の方向から粒子ビームを照射して、残存する堆積膜の厚さ方向の一部を除去する第２の照射工程と、を有する。

Abstract translation: 本发明的目的是提供一种用于制造半导体器件的衬底处理方法和方法，通过该方法可以将材料充分地嵌入构成通孔的凹槽，通孔等中，同时也留下一个 沿着凹部的底部，侧壁和上端部分沉积膜。 根据本发明的一个实施例的基板处理方法包括：第一照射步骤，用于沿着与第一角度相关的方向照射已经形成在基板的凹部的开口部分上的粒子束的沉积膜 在基板的面内方向上移除一部分沉积膜的厚度方向; 并且在第一照射步骤之后，进行第二照射步骤，用于从相对于基板的面内方向上的垂直方向的第二角度的方向比第一角度辐射粒子束，并且除去其余部分的一部分 在厚度方向沉积膜。

公开(公告)号：WO2015094309A1

公开(公告)日：2015-06-25

申请号：PCT/US2013/076694

申请日：2013-12-19

Applicant: INTEL CORPORATION ,  LEIB, Jeffrey S. ,  TROEGER, Ralph T. ,  BERGSTROM, Daniel B.

Inventor： LEIB, Jeffrey S. ,  TROEGER, Ralph T. ,  BERGSTROM, Daniel B.

IPC: H01L21/28

CPC classification number: H01L21/76895 ,  H01L21/2855 ,  H01L21/28568 ,  H01L21/76865 ,  H01L21/76883 ,  H01L23/528 ,  H01L23/53266 ,  H01L23/535 ,  H01L29/41791 ,  H01L29/66795 ,  H01L29/785 ,  H01L2029/7858

Abstract: Techniques and methods related to forming a wrap-around contact on a semiconductor device, and apparatus, system, and mobile platform incorporating such semiconductor devices.

Abstract translation: 涉及在半导体器件上形成环绕接触的技术和方法，以及包括这种半导体器件的装置，系统和移动平台。

公开(公告)号：WO2015076792A1

公开(公告)日：2015-05-28

申请号：PCT/US2013/070923

申请日：2013-11-20

Applicant: INTEL CORPORATION ,  ST. AMOUR, Anthony ,  STEIGERWALD, Joseph

Inventor： ST. AMOUR, Anthony ,  STEIGERWALD, Joseph

IPC: H01L21/28 ,  H01L21/336

CPC classification number: H01L23/535 ,  H01L21/76805 ,  H01L21/76831 ,  H01L21/76843 ,  H01L21/76846 ,  H01L21/76865 ,  H01L21/76895 ,  H01L23/485 ,  H01L23/5283 ,  H01L23/53266 ,  H01L29/6659 ,  H01L29/7833 ,  H01L2221/1063 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A transistor contact of the present description may be fabricated by forming a via through an interlayer dielectric layer disposed on a microelectronic substrate, wherein the via extends from a first surface of the interlayer dielectric layer to the microelectronic substrate forming a via sidewall and exposing a portion of the microelectronic substrate. A conformal contact material layer may then be formed adjacent the exposed portion of the microelectronic substrate, the at least one via sidewall, and the interlayer dielectric first surface. An etch block plug formed within the via proximate the microelectronic substrate. The contact material layer not protected by the etch block plug may be removed followed by the removal of the etch block plug and the filling the via with a conductive material.

Abstract translation: 本描述的晶体管接触可以通过形成通过设置在微电子衬底上的层间电介质层的通孔来制造，其中通孔从层间电介质层的第一表面延伸到形成通路侧壁的微电子衬底， 的微电子衬底。 然后可以在微电子衬底，至少一个通孔侧壁和层间电介质第一表面的暴露部分附近形成共形接触材料层。 在靠近微电子衬底的通孔内形成蚀刻块塞。 不被蚀刻块塞子保护的接触材料层可以被去除，随后去除蚀刻块塞和用导电材料填充孔。

公开(公告)号：WO2015054785A1

公开(公告)日：2015-04-23

申请号：PCT/CA2014/050993

申请日：2014-10-15

Applicant: CONVERSANT INTELLECTUAL PROPERTY MANAGEMENT INC.

Inventor： LEE, Soogeun

IPC: H01L21/74 ,  H01L27/04 ,  H01L27/108

CPC classification number: H01L27/10844 ,  H01L21/76844 ,  H01L21/76865 ,  H01L23/5223 ,  H01L23/53238 ,  H01L23/53295 ,  H01L27/108 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/10894 ,  H01L27/10897 ,  H01L28/75 ,  H01L28/87 ,  H01L28/91 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A high capacitance embedded metal interconnect capacitor and associated fabrication processes are disclosed for using a directional barrier metal formation sequence in a dual damascene copper process to form multi-layer stacked copper interconnect structure having reduced barrier metal layer formation at the bottom of each via hole so that the multi- layer stacked copper interconnect structure may be readily removed and replaced with high capacitance MIM capacitor layers.

Abstract translation: 公开了一种高电容嵌入式金属互连电容器和相关的制造工艺，用于在双镶嵌铜工艺中使用方向性阻挡金属形成顺序，以形成在每个通孔底部形成减少的阻挡金属层形成的多层堆叠铜互连结构， 可以容易地去除多层堆叠铜互连结构并用高电容MIM电容器层代替。

公开(公告)号：WO2013148880A1

公开(公告)日：2013-10-03

申请号：PCT/US2013/034167

申请日：2013-03-27

Applicant: NOVELLUS SYSTEMS, INC. ,  CHANDRASHEKAR, Anand ,  JENG, Esther ,  HUMAYUN, Raashina ,  DANEK, Michal ,  GAO, Juwen ,  WANG, Deqi

Inventor： CHANDRASHEKAR, Anand ,  JENG, Esther ,  HUMAYUN, Raashina ,  DANEK, Michal ,  GAO, Juwen ,  WANG, Deqi

IPC: H01L21/31 ,  H01L21/205

CPC classification number: H01L21/76879 ,  C23C16/045 ,  H01L21/28556 ,  H01L21/28562 ,  H01L21/321 ,  H01L21/32133 ,  H01L21/32136 ,  H01L21/7685 ,  H01L21/76865 ,  H01L21/76874 ,  H01L21/76876 ,  H01L21/76877 ,  H01L21/76883 ,  H01L21/76898 ,  H01L27/1052 ,  H01L27/10891

Abstract: Described herein are methods of filling features with tungsten and related systems and apparatus. The methods include inside-out fill techniques as well as conformal deposition in features. Inside-out fill techniques can include selective deposition on etched tungsten layers in features. Conformal and non-conformal etch techniques can be used according to various implementations. The methods described herein can be used to fill vertical features, such as in tungsten vias, and horizontal features, such as vertical NAND (VNAND) word lines. Examples of applications include logic and memory contact fill, DRAM buried word line fill, vertically integrated memory gate/word line fill, and 3-D integration with through-silicon vias (TSVs).

Abstract translation: 这里描述的是用钨和相关系统和装置填充特征的方法。 这些方法包括内向外填充技术以及特征中的共形沉积。 内向外填充技术可以包括在蚀刻钨层上的特征中的选择性沉积。 可以根据各种实施方式使用保形和非保形蚀刻技术。 本文描述的方法可用于填充垂直特征，例如钨通孔，以及水平特征，例如垂直NAND（VNAND）字线。 应用实例包括逻辑和存储器接触填充，DRAM掩埋字线填充，垂直集成存储器栅极/字线填充，以及与硅通孔（TSV）的3-D集成。

公开(公告)号：WO2013126306A1

公开(公告)日：2013-08-29

申请号：PCT/US2013/026591

申请日：2013-02-18

Applicant: ADESTO TECHNOLOGIES CORPORATION

Inventor： GOPALAN, Chakravarthy ,  SHIELDS, Jeffrey ,  GOPINATH, Venkatesh ,  WANG, Janet Siao-Yian ,  TSAI, Kuei-Chang

IPC: H01L29/66 ,  H01L29/68 ,  H01L21/332

CPC classification number: H01L45/08 ,  H01L21/04 ,  H01L21/06 ,  H01L21/76865 ,  H01L45/065 ,  H01L45/085 ,  H01L45/1233 ,  H01L45/1253 ,  H01L45/142 ,  H01L45/143 ,  H01L45/144 ,  H01L45/146 ,  H01L45/147 ,  H01L45/16

Abstract: In accordance with an embodiment of the present invention, a resistive switching device includes an opening disposed within a first dielectric layer 50, a conductive barrier layer 30 disposed on sidewalls of the opening, a fill material 40 including an inert material filling the opening. A solid electrolyte layer 60 is disposed over the opening. The solid electrolyte layer 60 contacts the fill material 40 but not the conductive barrier layer 30. A top electrode 70, 75 is disposed over the solid electrolyte layer 60.

Abstract translation: 根据本发明的实施例，电阻式开关装置包括设置在第一介电层50内的开口，设置在开口侧壁上的导电阻挡层30，填充材料40，填充材料40包括填充开口的惰性材料。 固体电解质层60设置在开口上方。 固体电解质层60接触填充材料40而不与导电阻挡层30接触。顶部电极70,75设置在固体电解质层60上方。

公开(公告)号：WO2013076587A2

公开(公告)日：2013-05-30

申请号：PCT/IB2012003029

申请日：2012-09-28

Applicant: ADVANCED TECH MATERIALS

Inventor： KOJIMA TSUTOMU ,  KOJI YUKICHI

CPC classification number: C23F1/18 ,  C23F1/34 ,  C23F1/44 ,  H01L21/32134 ,  H01L21/76865 ,  H01L21/76898 ,  H01L23/481 ,  H01L24/03 ,  H01L24/05 ,  H01L24/11 ,  H01L24/13 ,  H01L2224/03614 ,  H01L2224/03826 ,  H01L2224/03912 ,  H01L2224/0401 ,  H01L2224/05027 ,  H01L2224/05166 ,  H01L2224/05572 ,  H01L2224/05647 ,  H01L2224/1146 ,  H01L2224/1147 ,  H01L2224/13009 ,  H01L2224/13083 ,  H01L2224/13144 ,  H01L2224/13147 ,  H01L2224/13155 ,  H01L2924/00014 ,  H01L2924/12044 ,  H01L2924/1461 ,  H01L2924/01079 ,  H01L2924/00 ,  H01L2224/05552

Abstract: [Problem] The purpose of the present invention is to provide an etching agent for a process for etching copper or a copper alloy from an electronic substrate that includes both nickel, and copper or a copper alloy, wherein said etching agent foams little during use and can highly selectively etch copper or a copper alloy. [Solution] An etching agent used in a process for selectively etching copper or a copper alloy from an electronic substrate that includes both nickel, and copper or a copper alloy, said etching agent for copper or a copper alloy having as essential components: a chain-like alkanolamine (A); a chelating agent (B) having an acid group within molecules thereof; and hydrogen peroxide (C).

Abstract translation: 本发明的目的是提供一种用于从包括镍和铜或铜合金的电子基板蚀刻铜或铜合金的方法的蚀刻剂，其中所述蚀刻剂在使用期间泡沫很少， 可以高选择性地蚀刻铜或铜合金。 [解决方案]用于从包括镍和铜或铜合金的电子基板选择性地蚀刻铜或铜合金的工艺中使用的蚀刻剂，所述用于铜的蚀刻剂或作为必要成分的铜合金：链条 样链烷醇胺（A）; 在其分子内具有酸基的螯合剂（B）; 和过氧化氢（C）。

公开(公告)号：WO2008049019A3

公开(公告)日：2008-07-03

申请号：PCT/US2007081671

申请日：2007-10-17

Applicant: ENTHONE ,  LIN XUAN ,  HURTUBISE RICHARD ,  PANECCASIO VINCENT ,  CHEN QINGYUN

Inventor： LIN XUAN ,  HURTUBISE RICHARD ,  PANECCASIO VINCENT ,  CHEN QINGYUN

IPC: H01L21/44

CPC classification number: H01L21/288 ,  C23C18/1608 ,  C23C18/1653 ,  C23C18/1879 ,  C23C18/1896 ,  C23C18/40 ,  C23C18/405 ,  C25D5/02 ,  C25D5/48 ,  C25D5/54 ,  C25D7/123 ,  H01L21/2885 ,  H01L21/76843 ,  H01L21/76865 ,  H01L21/76873 ,  H01L21/76874 ,  H01L21/76877 ,  H01L21/76879

Abstract: A method for plating copper onto a semiconductor integrated circuit device substrate by forming an initial metal deposit in the feature which has a profile comprising metal on the bottom of the feature and a segment of the sidewalls having essentially no metal thereon, electrolessly depositing copper onto the initial metal deposit to fill the feature with copper. A method for plating copper onto a semiconductor integrated circuit device substrate by forming a deposit comprising a copper wettable metal in the feature, forming a copper-based deposit on the top-field surface, and depositing copper onto the deposit comprising the copper wettable metal to fill the feature with copper.

Abstract translation: 一种通过在特征中形成初始金属沉积物的方法，该特征具有在特征的底部上包含金属的轮廓和基本上没有金属的侧壁部分，将铜无电沉积到 初始金属沉积物用铜填充特征。 一种通过在特征中形成包含铜可湿性金属的沉积物将铜覆盖到半导体集成电路器件衬底上的方法，在顶场表面上形成铜基沉积物，并将铜沉积到包含铜可湿性金属的沉积物上， 用铜填充功能。