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公开(公告)号：CN103383934B
公开(公告)日：2017-05-03
申请号：CN201310058729.X
申请日：2013-02-25
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/522 , H01L21/768
CPC classification number: H01L23/5226 , H01L21/76816 , H01L23/5283 , H01L23/5329 , H01L23/53295 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了用于半导体器件的互连结构。互连结构包括包含第一金属线的第一金属层。互连结构包括位于第一金属层上方的介电层。介电层包含电耦合至第一金属线的第一子通孔和电耦合至第一子通孔的第二子通孔。第二子通孔不同于第一子通孔。互连结构包括位于介电层上方的第二金属层。第二金属层包含电耦合至第二子通孔的第二金属线。没有其他金属层位于第一金属层和第二金属层之间。
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公开(公告)号：CN106206264A
公开(公告)日：2016-12-07
申请号：CN201510397107.9
申请日：2015-07-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/027 , H01L29/78
CPC classification number: H01L21/823431 , H01L21/3086 , H01L29/6653 , H01L29/6656
Abstract: 本发明提供了用于增加工艺裕度的鳍图案化方法。一种制造半导体器件的方法包括：在衬底上方形成多个第一间隔件。在每个第一间隔件的侧壁上沉积多个第二间隔件的第二间隔件。在一些实施例中，配置相邻第一间隔件之间的间距，使得形成在相邻第一间隔件的侧壁上的第二间隔件物理合并以形成合并的第二间隔件。可以执行第二间隔件切割工艺以选择性地去除至少一个第二间隔件。在一些实施例中，在每个第二间隔件的侧壁上形成多个第三间隔件的第三间隔件。可以执行第三间隔件切割工艺以选择性地去除至少一个第三间隔件。对衬底执行第一蚀刻工艺以形成鳍区域。多个第三间隔件在第一蚀刻工艺期间掩蔽部分衬底。
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公开(公告)号：CN104051257A
公开(公告)日：2014-09-17
申请号：CN201410056283.1
申请日：2014-02-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/3105 , H01L21/336 , G03F7/20
CPC classification number: H01L21/3086 , H01L21/0217 , H01L21/02186 , H01L21/02282 , H01L21/0276 , H01L21/0337 , H01L21/3081 , H01L21/31053 , H01L21/31055 , H01L21/31111 , H01L21/31144 , H01L21/76816 , H01L21/823431
Abstract: 一种形成目标图案的方法，该方法包括：在衬底上形成第一材料层；使用第一布局实施第一图案化工艺以在第一材料层中形成多个第一沟槽；使用第二布局实施第二图案化工艺以在第一材料层中形成多个第二沟槽；在多个第一沟槽和多个第二沟槽的侧壁上均形成间隔部件，间隔部件具有厚度；去除第一材料层；将间隔部件用作蚀刻掩模以蚀刻衬底；以及去除间隔部件。从而形成具有第一布局和第二布局的目标图案。本发明还提供了用于集成电路设计的间隔蚀刻工艺。
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公开(公告)号：CN104037122A
公开(公告)日：2014-09-10
申请号：CN201310451248.5
申请日：2013-09-27
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768 , H01L23/538
CPC classification number: H01L21/76895 , H01L21/76816 , H01L21/76897
Abstract: 本发明提供了一种用于在半导体器件内形成金属接触件的方法，所述方法包括在围绕至少一个栅电极的第一介电层内形成第一层接触件，第一层接触件延伸至底部衬底的掺杂区域。所述方法进一步包括在第一介电层上方形成第二介电层，并且形成延伸穿过第二介电层至第一层接触件的第二层接触件。
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公开(公告)号：CN1722426A
公开(公告)日：2006-01-18
申请号：CN200510076776.2
申请日：2005-06-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/52 , H01L21/768
CPC classification number: H01L21/31144 , H01L21/76838
Abstract: 本发明提供一种半导体元件，半导体元件包含有多个散射条设置于一隔离导线两侧，以改善微影制程的结果，各散射条具有一定的宽度并与隔离的导线间距有一定距离，以增加对半导体元件进行图案化时的微影制程的聚焦深度，且在完成半导体元件的制作后，这些散射条将仍存留于半导体元件内。本发明所述半导体元件，可增加导线图案在黄光制程中的聚焦深度，因此可改善半导体元件的关键尺寸。
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公开(公告)号：CN113345801B
公开(公告)日：2025-02-11
申请号：CN202110052273.0
申请日：2021-01-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/033
Abstract: 一种形成半导体元件的方法及其集成电路，提供形成线端延伸区域的方法以及具有线端延伸区域的元件。在一些实施方式中，一种方法包括在硬光罩层的第一区域上形成图案化光阻。在硬光罩层中形成线端延伸区域。线端延伸区域自硬光罩层的第一区域的末端侧向向外延伸。可通过改变硬光罩层在线端延伸区域的物理性质而形成线端延伸区域。
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公开(公告)号：CN108122839B
公开(公告)日：2022-10-28
申请号：CN201710695218.7
申请日：2017-08-15
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8232 , H01L21/8238 , H01L27/092
Abstract: 一种制造半导体装置的方法包括在衬底上方提供材料并在所述材料的两个相对的侧壁上分别形成单独的栅极电极线。因此，可使所述栅极电极线之间的切口的宽度最小化。这会缩短所述半导体装置的单元的高度，从而增加所述半导体装置的单元密度。
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公开(公告)号：CN109427775B
公开(公告)日：2021-04-27
申请号：CN201711276307.4
申请日：2017-12-06
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本申请的实施例提供了一种集成电路，包括半导体衬底、延伸到半导体衬底中的并且在半导体衬底的块状部分上面的隔离区、包括在隔离区中的部分的掩埋导电轨道、以及具有源极/漏极区和栅电极的晶体管。源极/漏极区或栅电极连接到掩埋导电轨道。本申请的实施例还提供了另一种集成电路以及形成集成电路的方法。
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公开(公告)号：CN111261582A
公开(公告)日：2020-06-09
申请号：CN201911202106.9
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/768
Abstract: 一种用于制造半导体元件的方法包括在绝缘层的上部表面上沉积硬遮罩层。蚀刻硬遮罩层以在硬遮罩层中形成开口。经由开口在绝缘层中形成通孔凹槽。在硬遮罩层上及在通孔凹槽中形成第一光阻层。蚀刻第一光阻层以在通孔凹槽中形成光阻插塞。蚀刻开口的两个相对侧以移除硬遮罩层的部分，并借此暴露绝缘层的上部表面的一部分。移除光阻插塞。在通孔凹槽中及在绝缘层的已暴露表面上沉积金属。图案化金属。
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公开(公告)号：CN111258176A
公开(公告)日：2020-06-09
申请号：CN201911204439.5
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种制造用于一集成电路的一光微影遮罩的方法包括对一集成电路遮罩布局执行一光学近接校正(OPC)处理以产生一经校正遮罩布局。该方法进一步包括对该经校正遮罩布局执行一逆光微影技术(ILT)处理以增强该经校正遮罩布局，从而产生一OPC-ILT增强的遮罩布局。该方法亦包括对该经校正遮罩布局执行一逆光微影技术(ILT)处理以增强该经校正遮罩布局，从而产生一OPC-ILT增强的遮罩布局。
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