公开(公告)号：JP2018198240A

公开(公告)日：2018-12-13

申请号：JP2017101594

申请日：2017-05-23

Applicant: 富士通株式会社

Inventor： 平野 由和 ,  三代 絹子 ,  岡田 徹

IPC: H05K1/18 ,  H05K3/34

CPC classification number: H05K3/3447 ,  H05K1/116 ,  H05K1/184 ,  H05K3/3452 ,  H05K3/422 ,  H05K3/423 ,  H05K2201/09572 ,  H05K2201/0959 ,  H05K2201/09636 ,  H05K2203/044 ,  H05K2203/045 ,  H05K2203/072 ,  H05K2203/0723

Abstract: 【課題】スルーホール内の半田上がりを向上する。 【解決手段】電子部品が半田付けされた基板は、電子部品と、基板に設けられ、前記基板を貫通するスルーホールと、前記スルーホール内に挿入された前記電子部品の端子と前記スルーホールとを接合する半田と、前記基板の第1面であって前記電子部品が置かれた第2面と反対側である該第1面に形成されたパターンと、前記パターンに重ねられた第1レジストと、前記スルーホールの周辺の前記第1レジストから前記パターンが露出している露出部と、前記パターンに重ねられ、前記スルーホールと前記露出部との間に配置された第2レジストと、を備える。 【選択図】図3

公开(公告)号：JPWO2014002763A1

公开(公告)日：2016-05-30

申请号：JP2014522524

申请日：2013-06-12

Applicant: 株式会社村田製作所

Inventor： 加藤　登 ,  登 加藤 ,  聡 石野 ,  聡 石野 ,  佐々木　純 ,  純 佐々木

IPC: H01P3/02 ,  H05K1/02 ,  H05K3/46

CPC classification number: H01P3/003 ,  H01P3/026 ,  H01P3/08 ,  H01P3/082 ,  H01P3/085 ,  H01P5/028 ,  H05K1/0225 ,  H05K1/0251 ,  H05K2201/09245 ,  H05K2201/09336 ,  H05K2201/09636 ,  H05K2201/097

Abstract: 低い周波数のノイズの発生を抑制できる高周波信号線路を提供することである。信号線路S1は、誘電体シート18の表面に設けられている線路部20と、誘電体シート18の裏面に設けられている線路部21と、線路部20と線路部21とを接続するビアホール導体b1とを含んでいる。グランド導体22は、線路部20に沿って延在しているグランド部23aを含んでいる。グランド導体24は、線路部21に沿って延在しているグランド部25aを含んでいる。ビアホール導体b3は、グランド部23a,25aを接続している。ビアホール導体b1,b3の距離は、線路部20とグランド部23aとの距離の最大値以上であり、かつ、線路部21とグランド部25aとの距離の最大値以上である。

Abstract translation: 提供一种能够抑制低频噪声的发生的一个高频信号传输线。 信号线S1连接是设置在电介质片18，设置在电介质片材18的后表面上的线部21的表面上的线部20的通路孔导体，和一个线部分20和21 和B1。 接地导体22包括沿着所述线部分20延伸出的接地部23a。 接地导体24包括沿着所述线部分21延伸的接地部分25a。 通孔导体b3被连接在接地部分23a，一个25A。 通孔导体b1的距离，b3为大于或等于线部分20和接地部分23a之间的距离的最大值，并且大于或等于所述线部分21和接地部分25a之间的距离的最大值。

公开(公告)号：JP5904856B2

公开(公告)日：2016-04-20

申请号：JP2012097572

申请日：2012-04-23

Applicant: キヤノン株式会社

Inventor： 林 靖二 ,  近藤 琢也 ,  松本 昇司

IPC: H01L23/12

CPC classification number: H05K1/0216 ,  H01L23/49827 ,  H01L23/49838 ,  H05K1/0298 ,  H05K1/11 ,  H05K1/114 ,  H05K1/116 ,  H05K1/14 ,  H05K1/162 ,  H05K1/18 ,  H01L2224/48227 ,  H05K1/0228 ,  H05K1/0242 ,  H05K2201/0939 ,  H05K2201/09418 ,  H05K2201/09454 ,  H05K2201/09463 ,  H05K2201/09636 ,  H05K2201/10378 ,  H05K2201/10674 ,  H05K2201/10734

公开(公告)号：JP5339384B2

公开(公告)日：2013-11-13

申请号：JP2011106074

申请日：2011-05-11

Applicant: 財團法人工業技術研究院

Inventor： チェン−ミン・スー ,  シー−シェン・ウー ,  ミン−リン・リー ,  シン−ジュー・ライ

IPC: H01G4/30 ,  H01G4/232 ,  H01G4/33 ,  H01L23/12

CPC classification number: H05K1/162 ,  H01L2224/16225 ,  H01L2924/00014 ,  H05K1/112 ,  H05K3/429 ,  H05K3/4688 ,  H05K2201/0792 ,  H05K2201/09309 ,  H05K2201/09536 ,  H05K2201/09636 ,  H05K2201/10734 ,  H01L2224/0401

Abstract: The present invention relates to a wiring structure for reducing the equivalent series inductance (ESL) of a laminated capacitor. The laminated capacitor comprises a number of conductive layers, a power via extending along a thickness direction of the laminated capacitor and arranged to extend from the top conductive layer to the bottom conductive layer, and a ground via extending along the thickness direction of the laminated capacitor and arranged to extend from the top conductive layer to the bottom conductive layer. The conductive layers include a set of first conductive layers and a set of second conductive layers. The power via is electrically coupled to the first conductive layers and the ground via is electrically coupled to the second conductive layers. The laminated capacitor further comprises a supplemental via between the power via and the ground via. The supplemental via is shorter in length than the power via and the ground via. The supplemental via is electrically coupled to one of the first conductive layers and the second conductive layer.

公开(公告)号：JP5168361B2

公开(公告)日：2013-03-21

申请号：JP2010546970

申请日：2008-05-26

Applicant: 日本電気株式会社

Inventor： タラス クシュタ ,  淳 堺 ,  光 古宇田

IPC: H05K1/02 ,  H05K3/46

CPC classification number: H05K1/0245 ,  H05K1/0251 ,  H05K1/116 ,  H05K3/429 ,  H05K2201/09309 ,  H05K2201/09636 ,  H05K2201/09718

公开(公告)号：JP4942811B2

公开(公告)日：2012-05-30

申请号：JP2009501287

申请日：2008-02-27

Applicant: 京セラ株式会社

Inventor： 麿明 前谷

IPC: H01P3/02 ,  H01P1/04 ,  H05K1/02

CPC classification number: H05K1/0245 ,  H01L2924/0002 ,  H05K1/0251 ,  H05K2201/09236 ,  H05K2201/09263 ,  H05K2201/09636 ,  H05K2201/09672 ,  H01L2924/00

公开(公告)号：JP2008130976A

公开(公告)日：2008-06-05

申请号：JP2006317214

申请日：2006-11-24

Applicant: Nec Corp ,  日本電気株式会社

Inventor： KASHIWAKURA KAZUHIRO

IPC: H05K3/46 ,  H01L23/12 ,  H05K1/02

CPC classification number: H05K1/0251 ,  H05K1/0245 ,  H05K1/116 ,  H05K3/429 ,  H05K2201/09636 ,  H05K2201/09718 ,  H05K2201/09727

Abstract: PROBLEM TO BE SOLVED: To acquire superior high-speed transmission characteristics by suppressing deterioration of characteristics of a stub parasitically configured in a through hole of a printed wiring board. SOLUTION: A power supply layer/grounding layer 11 and a signal wiring 12b are interposed between dielectric layers 13, and further the through hole 12 connected to the signal wiring 12b is formed, in the printed wiring board 10, wherein a clearance 14 acting as an anti-pad is provided in a region between the through hole 12 and the power supply layer/grounding layer 11. The signal wiring 12b extends from the through hole 12 through the clearance 14 to the bottom of the power supply layer/grounding layer 11. The power supply layer/grounding layer 11 has an impedance sloping region 17 which is so formed that characteristic impedance becomes lower as far from the through hole 12, relating to the part near the power supply layer/grounding layer 11 out of the signal wiring 12b part arranged at the clearance 14 part. COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 要解决的问题：通过抑制寄生配置在印刷电路板的通孔中的短截线的特性的劣化，获得优异的高速传输特性。 解决方案：在电介质层13之间插入电源层/接地层11和信号布线12b，并且在印刷布线板10中形成与信号布线12b连接的通孔12，其中间隙 在通孔12和电源层/接地层11之间的区域中设置有作为防焊盘的14。信号布线12b从通孔12通过间隙14延伸到电源层/接地层11的底部。 电源层/接地层11具有阻抗倾斜区域17，该阻抗倾斜区域17形成为使得特征阻抗比通孔12远离电源层/接地层11附近的部分离开 布置在间隙14部分的信号布线12b部分。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：JP5146703B2

公开(公告)日：2013-02-20

申请号：JP2010508543

申请日：2007-08-31

Applicant: 日本電気株式会社

Inventor： タラス クシュタ

IPC: H05K1/02 ,  H05K3/46

CPC classification number: H05K1/0251 ,  H05K1/0219 ,  H05K1/0222 ,  H05K1/0245 ,  H05K1/116 ,  H05K3/429 ,  H05K2201/09236 ,  H05K2201/09454 ,  H05K2201/09618 ,  H05K2201/09636 ,  H05K2201/09718 ,  H05K2201/09781

公开(公告)号：JP5088135B2

公开(公告)日：2012-12-05

申请号：JP2007540931

申请日：2006-10-10

Applicant: 日本電気株式会社

Inventor： タラス クシュタ ,  薫 成田

IPC: H01P5/08 ,  H05K1/02 ,  H05K3/46

CPC classification number: H05K1/0222 ,  H01L23/49827 ,  H01L23/49838 ,  H01L2223/6622 ,  H01L2224/16235 ,  H01L2924/01004 ,  H01L2924/01057 ,  H01L2924/01087 ,  H01L2924/3011 ,  H01L2924/3025 ,  H05K1/115 ,  H05K1/116 ,  H05K3/429 ,  H05K2201/093 ,  H05K2201/09618 ,  H05K2201/09636 ,  H05K2201/09663 ,  H05K2201/09718

公开(公告)号：JP2012174874A

公开(公告)日：2012-09-10

申请号：JP2011035113

申请日：2011-02-21

Applicant: Fujitsu Ltd ,  富士通株式会社

Inventor： YOSHIMURA HIDEAKI

IPC: H05K3/44 ,  H05K3/40 ,  H05K3/42 ,  H05K3/46

CPC classification number: H05K3/445 ,  H05K3/427 ,  H05K3/429 ,  H05K3/4608 ,  H05K2201/029 ,  H05K2201/0293 ,  H05K2201/0323 ,  H05K2201/09636 ,  Y10T29/49165

Abstract: PROBLEM TO BE SOLVED: To provide a manufacturing method of a printed wiring board which prevents drooping when a lower hole is filled with an insulation material.SOLUTION: In a manufacturing method of a printed wiring board, a process where a lower hole 3 is formed on a surface part of a conductive base material 2 having a low thermal expansion coefficent and a process where a peeling film 12 is bonded to the surface part 2c of the base material 2 on a bottom surface side of the lower hole 3, thereby forming a bottom part 8 closing the bottom surface side of the lower hole 3 with the bonded film 12 are conducted. Further, in the manufacturing method, a process that the lower hole 3 is filled with an insulation material 4 and a process where multiple through holes 5 are formed in the lower hole 3 filled with the insulation material 4 are conducted.

Abstract translation: 要解决的问题：提供一种当下部孔填充有绝缘材料时防止下垂的印刷线路板的制造方法。 解决方案：在印刷电路板的制造方法中，在具有低热膨胀系数的导电性基材2的表面部分和形成剥离膜12的工序中形成下孔3的工序 在底孔3的底面侧的基材2的表面部分2c上形成底部8，该底部8用接合膜12封闭下孔3的底面侧。 此外，在制造方法中，进行了填充绝缘材料4的下部孔3的填充处理和在填充有绝缘材料4的下部孔3中形成有多个通孔5的工序。 版权所有（C）2012，JPO＆INPIT