公开(公告)号：US09268720B2

公开(公告)日：2016-02-23

申请号：US12872282

申请日：2010-08-31

申请人： Feng Wang ,  Shiqun Gu ,  Jonghae Kim ,  Matthew Michael Nowak

发明人： Feng Wang ,  Shiqun Gu ,  Jonghae Kim ,  Matthew Michael Nowak

IPC分类号： G06F13/16 ,  G06F12/06

CPC分类号： G06F13/1647 ,  G06F12/0607 ,  G06F13/1642 ,  G06F13/1657 ,  G06F2213/0064

摘要： A load balancing in a multiple DRAM system comprises interleaving memory data across two or more memory channels. Access to the memory channels is controlled by memory controllers. Bus masters are coupled to the memory controllers via an interconnect system and memory requests are transmitted from the bus masters to the memory controller. If congestion is detected in a memory channel, congestion signals are generated and transmitted to the bus masters. Memory requests are accordingly withdrawn or rerouted to less congested memory channels based on the congestion signals.

摘要翻译： 多个DRAM系统中的负载平衡包括跨两个或多个存储器通道交织存储器数据。 内存通道的访问由内存控制器控制。 总线主机通过互连系统耦合到存储器控制器，并且存储器请求从总线主机传送到存储器控制器。 如果在存储器通道中检测到拥塞，则产生拥塞信号并将其发送到总线主机。 因此，基于拥塞信号，存储器请求被相应地撤回或重新路由到较不拥塞的存储器通道。

公开(公告)号：US09130505B2

公开(公告)日：2015-09-08

申请号：US13293361

申请日：2011-11-10

申请人： Chengjie Zuo ,  Changhan Yun ,  Chi Shun Lo ,  Jonghae Kim

发明人： Chengjie Zuo ,  Changhan Yun ,  Chi Shun Lo ,  Jonghae Kim

IPC分类号： H03B5/30 ,  H03B5/12 ,  H03B5/36

CPC分类号： H03B5/1243 ,  H03B5/1262 ,  H03B5/30 ,  H03B5/368 ,  H03B2200/0048 ,  H03B2201/0208 ,  Y10T29/49117

摘要： A multiple frequency reconfigurable voltage controlled oscillator (VCO) (136) includes a variable capacitance device (112), an inductor (116) coupled in parallel with the variable capacitance device (112), and at least two circuit paths (118, 120, 122) coupled in parallel with the variable capacitance device (112) and the inductor (116). The circuit paths (118, 120, 122) each include a piezoelectric laterally vibrating resonator (126, 130, 134) and a switch (124, 128, 132) for selectably coupling each piezoelectric laterally vibrating resonator (126, 130, 134) in parallel with the inductor (116) and variable capacitance device (112).

摘要翻译： 多频可重构压控振荡器（VCO）（136）包括可变电容装置（112），与可变电容装置（112）并联耦合的电感器（116）和至少两个电路路径（118,120， 122）与可变电容器件（112）和电感器（116）并联耦合。 电路路径（118,120,122）各自包括压电横向振动谐振器（126,130,134）和开关（124,128,132），用于将每个压电横向振动谐振器（126,130,134）可选地耦合在 与电感器（116）和可变电容器件（112）平行。

公开(公告)号：US09001031B2

公开(公告)日：2015-04-07

申请号：US13562168

申请日：2012-07-30

申请人： Chi Shun Lo ,  Je-Hsiung Jeffrey Lan ,  Mario Francisco Velez ,  Robert Paul Mikulka ,  Chengjie Zuo ,  Changhan Hobie Yun ,  Jonghae Kim

发明人： Chi Shun Lo ,  Je-Hsiung Jeffrey Lan ,  Mario Francisco Velez ,  Robert Paul Mikulka ,  Chengjie Zuo ,  Changhan Hobie Yun ,  Jonghae Kim

IPC分类号： G09G5/00 ,  H01B13/00 ,  H01F17/00 ,  H01F27/28 ,  H01L23/522 ,  H01L49/02 ,  G02B26/00

CPC分类号： H01F17/0006 ,  G02B26/001 ,  H01F27/2804 ,  H01L23/5227 ,  H01L28/10 ,  H01L2924/00 ,  H01L2924/0002

摘要： This disclosure provides systems, methods and apparatus for vias in an integrated circuit structure such as a passive device. In one aspect, an integrated passive device includes a first conductive trace and a second conductive trace over the first conductive trace with an interlayer dielectric between a portion of the first conductive trace and the second conductive trace. One or more vias are provided within the interlayer dielectric to provide electrical connection between the first conductive trace and the second conductive trace. A width of the vias is greater than a width of at least one of the conductive traces.

摘要翻译： 本公开提供了诸如无源器件的集成电路结构中的通孔的系统，方法和装置。 一方面，集成无源器件包括在第一导电迹线上的第一导电迹线和第二导电迹线，在第一导电迹线的一部分和第二导电迹线之间具有层间电介质。 在层间电介质中提供一个或多个通孔以提供第一导电迹线和第二导电迹线之间的电连接。 通孔的宽度大于至少一个导电迹线的宽度。

公开(公告)号：US08627021B2

公开(公告)日：2014-01-07

申请号：US13222399

申请日：2011-08-31

申请人： Feng Wang ,  Jonghae Kim

发明人： Feng Wang ,  Jonghae Kim

IPC分类号： G06F12/00

CPC分类号： G06F13/161 ,  G06F13/1652 ,  Y02D10/14

摘要： A load state of a slave memory is detected and provided to a master device. The master device communicates prefetch access requests to the slave memory based, at least in part, on the detected load state. Optionally, the master device communicates prefetch requests to the slave memory according to a schedule based, at least in part, on the detected load state.

摘要翻译： 从存储器的负载状态被检测并提供给主设备。 至少部分地基于检测到的负载状态，主设备将预取访问请求传送到从属存储器。 可选地，主设备至少部分地基于检测到的负载状态，根据调度将预取请求传送到从存储器。

公开(公告)号：US08618629B2

公开(公告)日：2013-12-31

申请号：US12576094

申请日：2009-10-08

申请人： Jonghae Kim ,  Jeong Hwan Yang ,  Matthew M. Nowak

发明人： Jonghae Kim ,  Jeong Hwan Yang ,  Matthew M. Nowak

IPC分类号： H01L27/08 ,  H01L21/00

CPC分类号： H01L25/0657 ,  H01L23/481 ,  H01L23/5227 ,  H01L23/645 ,  H01L23/66 ,  H01L2224/16 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2225/06544 ,  H01L2924/3011

摘要： Methods and apparatuses for matching impedances in a flip-chip circuit assembly are presented. An apparatus for matching impedances in a flip-chip circuit assembly may include a first circuit associated with a first die and a through silicon via (TSV) coupling the first circuit to a second circuit. The apparatus may further include a first impedance matching inductor interposed between the TSV and the second circuit. A method for matching impedances in a flip-chip circuit assembly may include providing a die having a first circuit, and forming a TSV over the die. The method may further include providing a second circuit and forming a first impedance matching inductor interposed between the TSV and second circuit.

摘要翻译： 提出了用于匹配倒装芯片电路组件中的阻抗的方法和装置。 用于匹配倒装芯片电路组件中的阻抗的装置可以包括与第一管芯相连的第一电路和将第一电路耦合到第二电路的通硅通孔（TSV）。 该装置还可以包括插在TSV和第二电路之间的第一阻抗匹配电感器。 用于匹配倒装芯片电路组件中的阻抗的方法可以包括提供具有第一电路的管芯，并在管芯上形成TSV。 该方法还可以包括提供第二电路并形成插在TSV和第二电路之间的第一阻抗匹配电感器。

公开(公告)号：US20130293337A1

公开(公告)日：2013-11-07

申请号：US13463583

申请日：2012-05-03

申请人： Chi Shun Lo ,  Wesley Nathaniel Allen ,  Jonghae Kim ,  Je-Hsiung Jeffrey Lan ,  Ravindra V. Shenoy ,  Justin Phelps Black ,  Chengjie Zuo ,  Changhan Hobie Yun

发明人： Chi Shun Lo ,  Wesley Nathaniel Allen ,  Jonghae Kim ,  Je-Hsiung Jeffrey Lan ,  Ravindra V. Shenoy ,  Justin Phelps Black ,  Chengjie Zuo ,  Changhan Hobie Yun

IPC分类号： H01F5/00 ,  H01F41/04

CPC分类号： H01F5/003 ,  H01F41/041 ,  Y10T29/4902

摘要： This disclosure provides systems, methods, and apparatus related to inductors. In one aspect, a planar inductor may include a substrate with a spacer in the shape of a planar spiral coil on a surface of the substrate. Disposed on the spacer may be a line of metal formed as a planar inductor in the shape of the planar spiral coil. The spacer may be between the line of metal and the surface of the substrate. The spacer may elevate the line of metal above the surface of the substrate.

摘要翻译： 本公开提供了与电感器相关的系统，方法和装置。 一方面，平面电感器可以包括在衬底的表面上具有平面螺旋线圈形状的间隔物的衬底。 设置在间隔件上的金属线可以是形成为平面螺旋线圈形状的平面电感器的金属线。 间隔物可以在金属线和基底的表面之间。 间隔物可以将衬底上的金属线提升。

公开(公告)号：US20130293336A1

公开(公告)日：2013-11-07

申请号：US13463257

申请日：2012-05-03

申请人： Chi Shun Lo ,  Jonghae Kim ,  Chengjie Zuo ,  Changhan Hobie Yun

发明人： Chi Shun Lo ,  Jonghae Kim ,  Chengjie Zuo ,  Changhan Hobie Yun

IPC分类号： H01F5/00 ,  H01F41/00

CPC分类号： H05K3/465 ,  H01F27/2804 ,  H01F2017/002 ,  H01F2017/004

摘要： This disclosure provides implementations of inductors, transformers, and related processes. In one aspect, a device includes a substrate having first and second surfaces. A first inducting arrangement includes a first set of vias, a second set of vias, a first set of traces arranged over the first surface connecting the first and second vias, and a second set of traces arranged over the second surface connecting the first and second vias. A second inducting arrangement is inductively-coupled and interleaved with the first inducting arrangement and includes a third set of vias, a fourth set of vias, a third set of traces arranged over the first surface connecting the third and fourth vias, and a fourth set of traces arranged over the second surface connecting the third and fourth vias. One or more sets of dielectric layers insulate portions of the traces from one another.

摘要翻译： 本公开提供了电感器，变压器和相关过程的实现。 一方面，一种装置包括具有第一表面和第二表面的基底。 第一感应装置包括第一组通孔，第二组通孔，布置在连接第一和第二通孔的第一表面上的第一组迹线，以及布置在第二表面上的第二组迹线，该第二组迹线连接第一和第二通孔 通孔 第二感应装置与第一感应装置电感耦合和交错，并且包括第三组通孔，第四组通孔，布置在连接第三和第四通孔的第一表面上的第三组迹线和第四组 布置在连接第三和第四通孔的第二表面上的迹线。 一组或多组电介质层将迹线的一部分彼此绝缘。

公开(公告)号：US20130214643A1

公开(公告)日：2013-08-22

申请号：US13587618

申请日：2012-08-16

申请人： Chengjie Zuo ,  Changhan Hobie Yun ,  Jonghae Kim

发明人： Chengjie Zuo ,  Changhan Hobie Yun ,  Jonghae Kim

IPC分类号： H01L41/18 ,  H01L41/277

CPC分类号： H01L41/183 ,  H01L41/277 ,  H03H9/02015 ,  H03H9/02228 ,  Y10T29/42

摘要： A resonator is described. The resonator includes multiple electrodes. The resonator also includes a composite piezoelectric material. The composite piezoelectric material includes at least one layer of a first piezoelectric material and at least one layer of a second piezoelectric material. At least one electrode is coupled to a bottom of the composite piezoelectric material. At least one electrode is coupled to a top of the composite piezoelectric material.

摘要翻译： 描述谐振器。 谐振器包括多个电极。 谐振器还包括复合压电材料。 复合压电材料包括至少一层第一压电材料和至少一层第二压电材料。 至少一个电极耦合到复合压电材料的底部。 至少一个电极耦合到复合压电材料的顶部。

公开(公告)号：US08492874B2

公开(公告)日：2013-07-23

申请号：US13021151

申请日：2011-02-04

申请人： Je-Hsiung Lan ,  Matthew Michael Nowak ,  Evgeni P. Gousev ,  Jonghae Kim ,  Clarence Chui

发明人： Je-Hsiung Lan ,  Matthew Michael Nowak ,  Evgeni P. Gousev ,  Jonghae Kim ,  Clarence Chui

IPC分类号： H01G4/10 ,  H01G4/12 ,  H01L23/5222 ,  H01L28/82 ,  H01L29/945 ,  H01L23/642

CPC分类号： H01L28/82 ,  H01G4/012 ,  H01G4/10 ,  H01L23/5223 ,  H01L23/642 ,  H01L28/87 ,  H01L29/945 ,  H01L2224/16225 ,  H01L2924/15174 ,  H01L2924/15192 ,  H01L2924/15311

摘要： Higher capacitance density is achieved by increasing a surface area of a capacitor. A larger surface area may be obtained by forming isotropic ball shapes (a concave surface) in the trenches on the semiconductor die. The concave surfaces are fabricated by depositing bilayers of amorphous-silicon and silicon oxide. Openings are patterned in the silicon oxide hard mask for trenches. The openings are transferred to the amorphous-silicon layers through isotropic etching to form concave surfaces. Conducting, insulating, and conducting layers are deposited on the concave surfaces of the trenches by atomic layer deposition.

摘要翻译： 通过增加电容器的表面积来实现更高的电容密度。 可以通过在半导体管芯上的沟槽中形成各向同性球形（凹面）来获得更大的表面积。 通过沉积非晶硅和氧化硅的双层来制造凹面。 在用于沟槽的氧化硅硬掩模中图案化开口。 通过各向同性蚀刻将开口转移到非晶硅层以形成凹面。 导电，绝缘和导电层通过原子层沉积沉积在沟槽的凹面上。

公开(公告)号：US20130120074A1

公开(公告)日：2013-05-16

申请号：US13293361

申请日：2011-11-10

申请人： Chengjie ZUO ,  Changhan Yun ,  Chi Shun Lo ,  Jonghae Kim

发明人： Chengjie ZUO ,  Changhan Yun ,  Chi Shun Lo ,  Jonghae Kim

IPC分类号： H03B5/36 ,  H01R43/00

CPC分类号： H03B5/1243 ,  H03B5/1262 ,  H03B5/30 ,  H03B5/368 ,  H03B2200/0048 ,  H03B2201/0208 ,  Y10T29/49117

摘要： A multiple frequency reconfigurable voltage controlled oscillator (VCO) (136) includes a variable capacitance device (112), an inductor (116) coupled in parallel with the variable capacitance device (112), and at least two circuit paths (118, 120, 122) coupled in parallel with the variable capacitance device (112) and the inductor (116). The circuit paths (118, 120, 122) each include a piezoelectric laterally vibrating resonator (126, 130, 134) and a switch (124, 128, 132) for selectably coupling each piezoelectric laterally vibrating resonator (126, 130, 134) in parallel with the inductor (116) and variable capacitance device (112).

摘要翻译： 多频可重构压控振荡器（VCO）（136）包括可变电容装置（112），与可变电容装置（112）并联耦合的电感器（116）和至少两个电路路径（118,120， 122）与所述可变电容器件（112）和所述电感器（116）并联耦合。 电路路径（118,120,122）各自包括压电侧向振动谐振器（126,130,134）和开关（124,128,132），用于将每个压电横向振动谐振器（126,130,134）可选地耦合在 与电感器（116）和可变电容器件（112）平行。