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    Semiconductor test pad structures
    11.
    发明授权
    Semiconductor test pad structures 有权
    半导体测试板结构

    公开(公告)号：US08013333B2

    公开(公告)日：2011-09-06

    申请号：US12267021

    申请日：2008-11-07

    申请人： Hsien-Wei Chen ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    发明人： Hsien-Wei Chen ,  Ying-Ju Chen ,  Yu-Wen Liu ,  Hao-Yi Tsai ,  Shin-Puu Jeng

    IPC分类号： H01L23/58

    CPC分类号： H01L22/34 ,  H01L24/05 ,  H01L2924/14 ,  H01L2924/1461 ,  H01L2924/00

    摘要： A semiconductor test pad interconnect structure with integrated die-separation protective barriers. The interconnect structure includes a plurality of stacked metal layers each having an electrically conductive test pad separated from other test pads by a dielectric material layer. In one embodiment, at least one metallic via bar is embedded into the interconnect structure and electrically interconnects each of the test pads in the metal layers together. The via bar extends substantially along an entire first side defined by each test pad in some embodiments. In other embodiments, a pair of opposing via bars may be provided that are arranged on opposite sides of a die singulation saw cut line defined in a scribe band on a semiconductor wafer.

    摘要翻译： 具有集成的模具隔离保护屏障的半导体测试焊盘互连结构。 互连结构包括多个堆叠的金属层，每个层具有通过介电材料层与其它测试焊盘分离的导电测试焊盘。 在一个实施例中，至少一个金属通孔条被嵌入到互连结构中，并将金属层中的每个测试焊盘电连接在一起。 在一些实施例中，通孔棒基本上沿着由每个测试垫限定的整个第一侧面延伸。 在其他实施例中，可以提供一对相对的通孔条，其布置在限定在半导体晶片上的划线带中的模切单切锯切线的相对侧上。

    Backend interconnect scheme with middle dielectric layer having improved strength
    12.
    发明授权
    Backend interconnect scheme with middle dielectric layer having improved strength 有权
    具有中等介电层的后端互连方案具有改进的强度

    公开(公告)号：US07936067B2

    公开(公告)日：2011-05-03

    申请号：US12121541

    申请日：2008-05-15

    申请人： Hao-Yi Tsai ,  Yu-Wen Liu ,  Hsien-Wei Chen ,  Ying-Ju Chen ,  Shin-Puu Jeng

    发明人： Hao-Yi Tsai ,  Yu-Wen Liu ,  Hsien-Wei Chen ,  Ying-Ju Chen ,  Shin-Puu Jeng

    IPC分类号： H01L23/48 ,  H01L23/52 ,  H01L29/40

    CPC分类号： H01L21/76835 ,  H01L23/5222 ,  H01L23/5329 ,  H01L24/05 ,  H01L2224/02166 ,  H01L2224/05093 ,  H01L2224/05556 ,  H01L2924/14 ,  H01L2924/00

    摘要： An integrated circuit structure includes a first, a second and a third metallization layer. The first metallization layer includes a first dielectric layer having a first k value; and first metal lines in the first dielectric layer. The second metallization layer is over the first metallization layer, and includes a second dielectric layer having a second k value greater than the first k value; and second metal lines in the second dielectric layer. The third metallization layer is over the second metallization layer, and includes a third dielectric layer having a third k value; and third metal lines in the third dielectric layer. The integrated circuit structure further includes a bottom passivation layer over the third metallization layer.

    摘要翻译： 集成电路结构包括第一，第二和第三金属化层。 第一金属化层包括具有第一k值的第一介电层; 和第一介电层中的第一金属线。 第二金属化层在第一金属化层之上，并且包括具有大于第一k值的第二k值的第二介电层; 和第二介电层中的第二金属线。 第三金属化层在第二金属化层之上，并且包括具有第三k值的第三介电层; 和第三介电层中的第三金属线。 集成电路结构还包括在第三金属化层上的底部钝化层。

    Protective seal ring for preventing die-saw induced stress
    14.
    发明授权
    Protective seal ring for preventing die-saw induced stress 有权
    用于防止模锯引起的应力的保护密封环

    公开(公告)号：US08334582B2

    公开(公告)日：2012-12-18

    申请号：US12347026

    申请日：2008-12-31

    申请人： Shin-Puu Jeng ,  Hsien-Wei Chen ,  Shang-Yun Hou ,  Hao-Yi Tsai ,  Anbiarshy N. F. Wu ,  Yu-Wen Liu

    发明人： Shin-Puu Jeng ,  Hsien-Wei Chen ,  Shang-Yun Hou ,  Hao-Yi Tsai ,  Anbiarshy N. F. Wu ,  Yu-Wen Liu

    IPC分类号： H01L23/544

    CPC分类号： H01L21/78 ,  H01L23/562 ,  H01L23/564 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A semiconductor chip includes a semiconductor substrate; a plurality of low-k dielectric layers over the semiconductor substrate; a first passivation layer over the plurality of low-k dielectric layers; and a second passivation layer over the first passivation layer. A first seal ring is adjacent to an edge of the semiconductor chip, wherein the first seal ring has an upper surface substantially level to a bottom surface of the first passivation layer. A second seal ring is adjacent to the first seal ring and on an inner side of the semiconductor chip than the first seal ring. The second seal ring includes a pad ring in the first passivation layer and the second passivation layer. A trench ring includes at least a portion directly over the first seal ring. The trench ring extends from a top surface of the second passivation layer down to at least an interface between the first passivation layer and the second passivation layer.

    摘要翻译： 半导体芯片包括半导体衬底; 半导体衬底上的多个低k电介质层; 在所述多个低k电介质层上的第一钝化层; 以及在所述第一钝化层上的第二钝化层。 第一密封环邻近半导体芯片的边缘，其中第一密封环具有基本上平坦于第一钝化层的底表面的上表面。 第二密封环与第一密封环相邻，并且在半导体芯片的内侧与第一密封环相邻。 第二密封环包括在第一钝化层和第二钝化层中的焊盘环。 沟槽环包括直接在第一密封环上的至少一部分。 沟槽环从第二钝化层的顶表面延伸到至少第一钝化层和第二钝化层之间的界面。

    WAFER SCRIBE LINE STRUCTURE FOR IMPROVING IC RELIABILITY
    19.
    发明申请
    WAFER SCRIBE LINE STRUCTURE FOR IMPROVING IC RELIABILITY 有权
    用于提高IC可靠性的WAFER SCRIBE LINE结构

    公开(公告)号：US20090140393A1

    公开(公告)日：2009-06-04

    申请号：US12054082

    申请日：2008-03-24

    申请人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Shin-Puu Jeng ,  Yu-Wen Liu

    发明人： Hsien-Wei Chen ,  Hao-Yi Tsai ,  Shin-Puu Jeng ,  Yu-Wen Liu

    IPC分类号： H01L23/58

    CPC分类号： H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

    摘要： A semiconductor wafer having a multi-layer wiring structure is disclosed. The wafer comprises a plurality of chip die areas arranged on the wafer in an array and scribe line areas between the chip die areas. The scribe lines of a semiconductor wafer having USG top-level wiring layers above ELK wiring layers have at least one metal film structures substantially covering corner regions where two scribe lines intersect to inhibit delamination at the USG/ELK interface during wafer dicing operation.

    摘要翻译： 公开了具有多层布线结构的半导体晶片。 晶片包括排列在晶片上的多个芯片管芯区域和在芯片管芯区域之间的划线区域。 具有在ELK布线层之上的USG顶层布线层的半导体晶片的划线具有至少一个金属膜结构，其基本上覆盖两个划线相交的拐角区域，以在晶片切割操作期间在USG / ELK界面处抑制分层。