公开(公告)号：US07418368B2

公开(公告)日：2008-08-26

申请号：US11624329

申请日：2007-01-18

申请人： Dae Ik Kim ,  Jonghae Kim ,  Moon J Kim ,  James R Moulic

发明人： Dae Ik Kim ,  Jonghae Kim ,  Moon J Kim ,  James R Moulic

IPC分类号： G06F15/00

CPC分类号： G06F11/24 ,  G01R31/3004 ,  G01R31/31721 ,  G01R31/318505

摘要： Systems, methods and program codes are provided for testing multi-core processor chip structures. Individual processor core power supply voltages are provided through controlling individual power supplies for each core, in one aspect to ensure that one or more cores operate at clock rates in compliance with one or more performance specifications. In one example, a first power supply voltage supplied to a first processing core differs from a second core power supply voltage supplied to a second processing core, both cores operating in compliance with a reference clock rate specification. Core power supply voltages may be selected from ordered discrete supply voltages derived by progressively raising or lowering a first supply voltage, optionally wherein the selected supply voltage also enables the core to operate within another performance specification.

摘要翻译： 提供了系统，方法和程序代码，用于测试多核处理器芯片结构。 单个处理器核心电源电压通过控制每个核心的单独电源来提供，在一个方面，以确保一个或多个核心以按照一个或多个性能规格的时钟速率运行。 在一个示例中，提供给第一处理核心的第一电源电压与提供给第二处理核心的第二核心电源电压不同，两个核心都遵循参考时钟速率规范操作。 核心电源电压可以从通过逐渐提高或降低第一电源电压而导出的有序离散电源电压中选择，任选地，其中所选择的电源电压还使得核能够在另一性能规格内操作。

公开(公告)号：US20080178023A1

公开(公告)日：2008-07-24

申请号：US11624333

申请日：2007-01-18

申请人： Dae Ik Kim ,  Jonghae Kim ,  Moon J. Kim ,  James R. Moulic

发明人： Dae Ik Kim ,  Jonghae Kim ,  Moon J. Kim ,  James R. Moulic

IPC分类号： G06F1/00

CPC分类号： G06F1/3203 ,  G06F1/3296 ,  Y02D10/172

摘要： Systems, methods and program codes are provided for selectively adjusting multi-core processor chip structure individual processor core power supply voltages through controlling individual power supplies for each core, in one aspect to ensure that one or more cores operate at clock rates in compliance with one or more performance specifications. Nominal power supply voltage is supplied to a first processing core, and a second core power supply voltage greater or lower than the nominal power supply voltage is supplied to a second processing core, both cores operating in compliance with a reference clock rate specification. The second power supply voltage may be selected from ordered discrete supply voltages derived by progressively lowering the nominal supply voltage, optionally wherein the selected supply voltage also enables the second core to operate within another performance specification.

摘要翻译： 提供了系统，方法和程序代码，用于通过控制每个核心的单个电源来选择性地调整多核处理器核心电源电压的多核处理器芯片结构，以确保一个或多个内核按照一个时钟速率运行 或更多性能规格。 标称电源电压被提供给第一处理核心，并且大于或低于标称电源电压的第二核心电源电压被提供给第二处理核心，两个核心都遵守参考时钟速率规范。 第二电源电压可以从通过逐渐降低标称电源电压而导出的有序的离散电源电压中选择，可选地，其中所选择的电源电压还使得第二磁芯能够在另一性能规范内操作。

公开(公告)号：US07939910B2

公开(公告)日：2011-05-10

申请号：US12851814

申请日：2010-08-06

申请人： Choongyeun Cho ,  Jonghae Kim ,  Moon J. Kim ,  Jean-Olivier Plouchart ,  Robert E. Trzcinski

发明人： Choongyeun Cho ,  Jonghae Kim ,  Moon J. Kim ,  Jean-Olivier Plouchart ,  Robert E. Trzcinski

IPC分类号： H01L29/00

CPC分类号： H01L29/94 ,  H01L23/5223 ,  H01L27/0805 ,  H01L2924/0002 ,  H01L2924/00

摘要： Capacitance circuits are provided disposing a lower vertical-native capacitor metal layer above a planar front-end-of-line semiconductor base substrate, planar metal bottom plates spaced a bottom plate distance from the base and top plates above the bottom plates spaced a top plate distance from the base defining metal-insulator-metal capacitors, top plate footprints disposed above the base substrate smaller than bottom plate footprints and exposing bottom plate remainder upper lateral connector surfaces; disposing parallel positive port and negative port upper vertical-native capacitor metal layers over and each connected to top plate and bottom plate upper remainder lateral connector surface. Moreover, electrical connecting of the first top plate and the second bottom plate to the positive port metal layer and of the second top plate and the first bottom to the negative port metal layer impart equal total negative port and positive port metal-insulator-metal capacitor extrinsic capacitance.

摘要翻译： 提供电容电路，其设置在平面前端半导体基底基板上方的下垂直电容器金属层，与底板间隔开的底板距离的平面金属底板和位于底板上方的顶板，间隔开顶板 距离限定金属 - 绝缘体 - 金属电容器的基底的距离，设置在基底基板之上的顶板印迹小于底板印迹并且暴露底板剩余的上横向连接器表面; 将平行的正端口和负端口上垂直电容器金属层布置在每个顶板和底板的上部剩余侧面连接器表面上。 此外，第一顶板和第二底板与正端口金属层以及第二顶板和第一底部到负极金属层的电连接赋予相等的总负端口和正端口金属 - 绝缘体 - 金属电容器 外在电容。

公开(公告)号：US20080099880A1

公开(公告)日：2008-05-01

申请号：US11970665

申请日：2008-01-08

申请人： Choongyeun Cho ,  Jonghae Kim ,  Moo Kim ,  Jean-Olivier Plouchart ,  Robert Trzcinski

发明人： Choongyeun Cho ,  Jonghae Kim ,  Moo Kim ,  Jean-Olivier Plouchart ,  Robert Trzcinski

IPC分类号： H01L29/92 ,  H01L21/02

CPC分类号： H01L29/94 ,  H01L23/5223 ,  H01L27/0805 ,  H01L2924/0002 ,  H01L2924/00

摘要： Methods, articles and design structures for capacitance circuits are provided disposing a lower vertical-native capacitor metal layer above a planar front-end-of-line semiconductor base substrate, planar metal bottom plates spaced a bottom plate distance from the base and top plates above the bottom plates spaced a top plate distance from the base defining metal-insulator-metal capacitors, top plate footprints disposed above the base substrate smaller than bottom plate footprints and exposing bottom plate remainder upper lateral connector surfaces; disposing parallel positive port and negative port upper vertical-native capacitor metal layers over and each connected to top plate and bottom plate upper remainder lateral connector surface. Moreover, electrical connecting of the first top plate and the second bottom plate to the positive port metal layer and of the second top plate and the first bottom to the negative port metal layer impart equal total negative port and positive port metal-insulator-metal capacitor extrinsic capacitance.

摘要翻译： 提供了用于电容电路的方法，制品和设计结构，其在平面前端半导体基底基板上方设置较低的垂直电容器金属层，平板金属底板与底座和顶板间隔开底板 底板与限定金属 - 绝缘体 - 金属电容器的基板间隔开顶板距离，顶板脚印设置在基底基板之上，小于底板印迹，并露出底板剩余的上横向连接器表面; 将平行的正端口和负端口上垂直电容器金属层布置在每个顶板和底板的上部剩余侧面连接器表面上。 此外，第一顶板和第二底板与正端口金属层以及第二顶板和第一底部到负极金属层的电连接赋予相等的总负端口和正端口金属 - 绝缘体 - 金属电容器 外在电容。

公开(公告)号：US09406865B2

公开(公告)日：2016-08-02

申请号：US13587618

申请日：2012-08-16

申请人： Chengjie Zuo ,  Changhan Hobie Yun ,  Jonghae Kim

发明人： Chengjie Zuo ,  Changhan Hobie Yun ,  Jonghae Kim

IPC分类号： H01L41/09 ,  H01L41/18 ,  H03H9/02 ,  H01L41/277

CPC分类号： H01L41/183 ,  H01L41/277 ,  H03H9/02015 ,  H03H9/02228 ,  Y10T29/42

摘要： A resonator is described. The resonator includes multiple electrodes. The resonator also includes a composite piezoelectric material. The composite piezoelectric material includes at least one layer of a first piezoelectric material and at least one layer of a second piezoelectric material. At least one electrode is coupled to a bottom of the composite piezoelectric material. At least one electrode is coupled to a top of the composite piezoelectric material.

摘要翻译： 描述谐振器。 谐振器包括多个电极。 谐振器还包括复合压电材料。 复合压电材料包括至少一层第一压电材料和至少一层第二压电材料。 至少一个电极耦合到复合压电材料的底部。 至少一个电极耦合到复合压电材料的顶部。

公开(公告)号：US09245881B2

公开(公告)日：2016-01-26

申请号：US12405303

申请日：2009-03-17

申请人： Woo Tag Kang ,  Jonghae Kim ,  Jungwon Suh

发明人： Woo Tag Kang ,  Jonghae Kim ,  Jungwon Suh

IPC分类号： H01L49/02 ,  H01L27/08 ,  G06F17/50

CPC分类号： H01L27/0805 ,  G06F17/5068 ,  H01L28/40 ,  Y10T29/49117

摘要： Methods and devices of a capacitor in a semiconductor device having an increased capacitance are disclosed. In a particular embodiment, a method of forming a capacitor is disclosed. A section of a first insulating material between a first metal contact element and a second metal contact element is removed to form a channel. A second insulating material is deposited in the channel between the first metal contact element and the second metal contact element.

摘要翻译： 公开了具有增加的电容的半导体器件中的电容器的方法和装置。 在特定实施例中，公开了形成电容器的方法。 在第一金属接触元件和第二金属接触元件之间的第一绝缘材料的一部分被去除以形成通道。 在第一金属接触元件和第二金属接触元件之间的通道中沉积第二绝缘材料。

公开(公告)号：US20140028543A1

公开(公告)日：2014-01-30

申请号：US13562168

申请日：2012-07-30

申请人： Chi Shun Lo ,  Je-Hsiung Jeffrey Lan ,  Mario Francisco Velez ,  Robert Paul Mikulka ,  Chengjie Zuo ,  Changhan Hobie Yun ,  Jonghae Kim

发明人： Chi Shun Lo ,  Je-Hsiung Jeffrey Lan ,  Mario Francisco Velez ,  Robert Paul Mikulka ,  Chengjie Zuo ,  Changhan Hobie Yun ,  Jonghae Kim

IPC分类号： H01F5/00 ,  B05D5/12 ,  C25D5/02 ,  G06T1/00 ,  G06F3/01 ,  G06F1/16 ,  B05D3/10

CPC分类号： H01F17/0006 ,  G02B26/001 ,  H01F27/2804 ,  H01L23/5227 ,  H01L28/10 ,  H01L2924/00 ,  H01L2924/0002

摘要： This disclosure provides systems, methods and apparatus for vias in an integrated circuit structure such as a passive device. In one aspect, an integrated passive device includes a first conductive trace and a second conductive trace over the first conductive trace with an interlayer dielectric between a portion of the first conductive trace and the second conductive trace. One or more vias are provided within the interlayer dielectric to provide electrical connection between the first conductive trace and the second conductive trace. A width of the vias is greater than a width of at least one of the conductive traces.

摘要翻译： 本公开提供了诸如无源器件的集成电路结构中的通孔的系统，方法和装置。 一方面，集成无源器件包括在第一导电迹线上的第一导电迹线和第二导电迹线，在第一导电迹线的一部分和第二导电迹线之间具有层间电介质。 在层间电介质中提供一个或多个通孔以提供第一导电迹线和第二导电迹线之间的电连接。 通孔的宽度大于至少一个导电迹线的宽度。

公开(公告)号：US08508301B2

公开(公告)日：2013-08-13

申请号：US13294351

申请日：2011-11-11

申请人： Jonghae Kim ,  Shiqun Gu ,  Brian Matthew Henderson ,  Thomas R. Toms ,  Lew G. Chua-Eoan ,  Seyfollah S. Bazarjani ,  Matthew Nowak

发明人： Jonghae Kim ,  Shiqun Gu ,  Brian Matthew Henderson ,  Thomas R. Toms ,  Lew G. Chua-Eoan ,  Seyfollah S. Bazarjani ,  Matthew Nowak

IPC分类号： H03F3/14

CPC分类号： H01L28/10 ,  H01F17/0013 ,  H01F19/04 ,  H01F2017/002 ,  H01L23/481 ,  H01L23/5227 ,  H01L27/0207 ,  H01L2224/16145 ,  H01L2924/3011

摘要： A three dimensional on-chip radio frequency amplifier is disclosed that includes first and second transformers and a first transistor. The first transformer includes first and second inductively coupled inductors. The second transformer includes third and fourth inductively coupled inductors. Each inductor includes multiple first segments in a first metal layer; multiple second segments in a second metal layer; first and second inputs, and multiple through vias coupling the first and second segments to form a continuous path between the first and second inputs. The first input of the first inductor is coupled to an amplifier input; the first input of the second inductor is coupled to the first transistor gate; the first input of the third inductor is coupled to the first transistor drain, the first input of the fourth inductor is coupled to an amplifier output. The second inductor inputs and the first transistor source are coupled to ground.

摘要翻译： 公开了一种三维片上射频放大器，其包括第一和第二变压器和第一晶体管。 第一变压器包括第一和第二电感耦合电感器。 第二变压器包括第三和第四电感耦合电感器。 每个电感器包括在第一金属层中的多个第一段; 第二金属层中的多个第二段; 第一和第二输入以及耦合第一和第二段的多通孔，以形成第一和第二输入之间的连续路径。 第一电感器的第一输入耦合到放大器输入端; 第二电感器的第一输入耦合到第一晶体管栅极; 第三电感器的第一输入耦合到第一晶体管漏极，第四电感器的第一输入耦合到放大器输出端。 第二电感器输入和第一晶体管源耦合到地。

公开(公告)号：US20130134838A1

公开(公告)日：2013-05-30

申请号：US13305293

申请日：2011-11-28

申请人： Changhan Hobie Yun ,  Chi Shun Lo ,  Chengjie Zuo ,  Jonghae Kim

发明人： Changhan Hobie Yun ,  Chi Shun Lo ,  Chengjie Zuo ,  Jonghae Kim

IPC分类号： H01L41/107 ,  H01L41/22

CPC分类号： H01L41/107 ,  H01L41/047 ,  H03H9/02228 ,  Y10T29/42

摘要： This disclosure provides implementations of electromechanical systems piezoelectric resonator transformers, devices, apparatus, systems, and related processes. In one aspect, a transformer includes a piezoelectric layer; a first conductive layer arranged over a first surface of the piezoelectric layer including a first set of electrodes and a second set of electrodes interdigitated with the first set. The transformer includes a second conductive layer arranged over a second surface including at least a third set of electrodes. In some implementations, the transformer includes a first port capable of receiving an input signal and to which the first set of electrodes are coupled, and a second port capable of being coupled to a load and of outputting an output signal, the second set of electrodes being coupled to the second port. Generally, a ratio of the number of electrodes of the second set to the first set characterizes a transformation ratio.

摘要翻译： 本公开提供了机电系统压电谐振器变压器，装置，装置，系统和相关过程的实现。 一方面，变压器包括压电层; 布置在压电层的第一表面上的第一导电层，包括第一组电极和与第一组交叉的第二组电极。 变压器包括布置在包括至少第三组电极的第二表面上的第二导电层。 在一些实施方式中，变压器包括能够接收输入信号并且第一组电极被耦合的第一端口和能够耦合到负载并输出输出信号的第二端口，第二组电极 耦合到第二端口。 通常，第二组的电极数与第一组的比例表示变换比。

公开(公告)号：US20130120951A1

公开(公告)日：2013-05-16

申请号：US13356717

申请日：2012-01-24

申请人： Chengjie Zuo ,  Changhan Yun ,  Sang-June Park ,  Chi Shun Lo ,  Mario F. Velez ,  Jonghae Kim

发明人： Chengjie Zuo ,  Changhan Yun ,  Sang-June Park ,  Chi Shun Lo ,  Mario F. Velez ,  Jonghae Kim

IPC分类号： H05K1/03 ,  H01L21/60 ,  H05K7/06 ,  H01L21/58

CPC分类号： H01L27/0688 ,  H01L2224/18

摘要： A chipset includes a sheet of glass, quartz or sapphire and a first wafer having at least one first circuit layer on a first side of a first substrate layer. The first wafer is connected to the sheet such that the at least one first circuit layer is located between the first substrate layer and the sheet. A second wafer having at least one second circuit layer on a first side of a second substrate layer is connected to the first substrate layer such that the at least one second circuit layer is located between the second substrate layer and the first substrate layer. Also a method of forming a chipset.

摘要翻译： 芯片组包括玻璃板，石英或蓝宝石片，以及在第一基底层的第一面上具有至少一个第一电路层的第一晶片。 第一晶片连接到片材，使得至少一个第一电路层位于第一基片层和片之间。 具有在第二衬底层的第一侧上的至少一个第二电路层的第二晶片连接到第一衬底层，使得至少一个第二电路层位于第二衬底层和第一衬底层之间。 还有一种形成芯片组的方法。