公开(公告)号：US20090321859A1

公开(公告)日：2009-12-31

申请号：US12164357

申请日：2008-06-30

申请人： Xia Li ,  Seung H. Kang ,  Xiaochun Zhu

发明人： Xia Li ,  Seung H. Kang ,  Xiaochun Zhu

IPC分类号： H01L29/82 ,  H01L21/00

CPC分类号： H01L43/12 ,  G11C11/16 ,  H01L21/022 ,  H01L21/02282 ,  H01L21/312 ,  H01L21/31612 ,  H01L21/6715 ,  H01L27/222

摘要： A system and method to fabricate magnetic random access memory is disclosed. In a particular embodiment, the method includes depositing a cap layer on a magnetic tunnel junction (MTJ) structure, depositing a first spin-on material layer over the cap layer, and etching the first spin-on material layer and at least a portion of the cap layer.

摘要翻译： 公开了制造磁随机存取存储器的系统和方法。 在特定实施例中，该方法包括在磁性隧道结（MTJ）结构上沉积覆盖层，在顶盖层上沉积第一旋涂材料层，以及蚀刻第一旋涂材料层和至少一部分 盖层。

公开(公告)号：US20090261437A1

公开(公告)日：2009-10-22

申请号：US12405461

申请日：2009-03-17

申请人： Seung H. Kang ,  Xia Li ,  Shiqun Gu ,  Matthew Nowak

发明人： Seung H. Kang ,  Xia Li ,  Shiqun Gu ,  Matthew Nowak

IPC分类号： H01L43/00 ,  H01L43/12

CPC分类号： H01L43/08 ,  G11C11/161 ,  H01L43/12

摘要： A method for forming a magnetic tunnel junction (MTJ) for magnetic random access memory (MRAM) using two masks includes depositing over an interlevel dielectric layer containing an exposed first interconnect metallization, a first electrode, a fixed magnetization layer, a tunneling barrier layer, a free magnetization layer and a second electrode. An MTJ structure including the tunnel barrier layer, free layer and second electrode is defined above the first interconnect metallization by a first mask. A first passivation layer encapsulates the MTJ structure, leaving the second electrode exposed. A third electrode is deposited in contact with the second electrode. A second mask is used to pattern a larger structure including the third electrode, the first passivation layer, the fixed magnetization layer and the first electrode. A second dielectric passivation layer covers the etched plurality of layers, the first interlevel dielectric layer and the first interconnect metallization.

摘要翻译： 使用两个掩模形成用于磁性随机存取存储器（MRAM）的磁性隧道结（MTJ）的方法包括在包含暴露的第一互连金属化的层间介质层上沉积，第一电极，固定磁化层，隧道势垒层， 自由磁化层和第二电极。 包括隧道势垒层，自由层和第二电极的MTJ结构通过第一掩模限定在第一互连金属化之上。 第一钝化层封装MTJ结构，留下第二电极。 沉积与第二电极接触的第三电极。 使用第二掩模来图案化包括第三电极，第一钝化层，固定磁化层和第一电极的较大结构。 第二电介质钝化层覆盖被蚀刻的多个层，第一层间介质层和第一互连金属化层。

公开(公告)号：US20090130779A1

公开(公告)日：2009-05-21

申请号：US11943042

申请日：2007-11-20

申请人： Xia Li ,  Seung H. Kang ,  Xiaochun Zhu

发明人： Xia Li ,  Seung H. Kang ,  Xiaochun Zhu

IPC分类号： H01L21/00

CPC分类号： H01L43/12 ,  H01L43/02 ,  H01L43/08

摘要： In a particular embodiment, a method is disclosed that includes forming a magnetic tunnel junction (MTJ) structure including a conductive layer on a substrate. The method also includes depositing a sacrificial layer on the conductive layer before depositing a patterning film layer.

摘要翻译： 在特定实施例中，公开了一种方法，其包括在衬底上形成包括导电层的磁性隧道结（MTJ）结构。 该方法还包括在沉积图案化膜层之前在导电层上沉积牺牲层。

公开(公告)号：US20080247222A1

公开(公告)日：2008-10-09

申请号：US11972674

申请日：2008-01-11

申请人： Seong-Ook Jung ,  Seung H. Kang ,  Sei Seung Yoon ,  Mehdi Hamidi Sani

发明人： Seong-Ook Jung ,  Seung H. Kang ,  Sei Seung Yoon ,  Mehdi Hamidi Sani

IPC分类号： G11C11/00 ,  G06F17/50

CPC分类号： G11C11/1675 ,  G11C11/1659 ,  G11C11/1673

摘要： Systems, circuits and methods for determining read and write voltages for a given word line transistor in Spin Transfer Torque Magnetoresistive Random Access Memory (STT-MRAM) are disclosed. A first voltage can be supplied to the write operations so that the write operations occur in the saturation region of the word line transistor. A second voltage, which is less than the first voltage, can be supplied for read operations so that the read operations occur in the linear region of the word line transistor.

摘要翻译： 公开了用于确定自旋转移磁阻随机存取存储器（STT-MRAM）中给定字线晶体管的读和写电压的系统，电路和方法。 可以向写入操作提供第一电压，使得写入操作发生在字线晶体管的饱和区域中。 可以提供小于第一电压的第二电压用于读取操作，使得读取操作发生在字线晶体管的线性区域中。

公开(公告)号：US07327029B2

公开(公告)日：2008-02-05

申请号：US11235920

申请日：2005-09-27

申请人： Vance D. Archer, III ,  Kouros Azimi ,  Daniel Patrick Chesire ,  Warren K Gladden ,  Seung H. Kang ,  Taeho Kook ,  Sailesh M. Merchant ,  Vivian Ryan

发明人： Vance D. Archer, III ,  Kouros Azimi ,  Daniel Patrick Chesire ,  Warren K Gladden ,  Seung H. Kang ,  Taeho Kook ,  Sailesh M. Merchant ,  Vivian Ryan

IPC分类号： H01L23/34

CPC分类号： H01L23/36 ,  H01L21/4871 ,  H01L25/165 ,  H01L2224/16 ,  H01L2224/16225 ,  H01L2224/32225 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2924/01019 ,  H01L2924/01046 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01322 ,  H01L2924/15311 ,  H01L2924/16195 ,  H01L2924/00

摘要： An integrated circuit device incorporating a metallurgical bond to enhance thermal conduction to a heat sink. In a semiconductor device, a surface of an integrated circuit die is metallurgically bonded to a surface of a heat sink. In an exemplary method of manufacturing the device, the upper surface of a package substrate includes an inner region and a peripheral region. The integrated circuit die is positioned over the substrate surface and a first surface of the integrated circuit die is placed in contact with the package substrate. A metallic layer is formed on a second opposing surface of the integrated circuit die. A preform is positioned on the metallic layer and a heat sink is positioned over the preform. A joint layer is formed with the preform, metallurgically bonding the heat sink to the second surface of the integrated circuit die.

摘要翻译： 一种集成电路装置，其包括冶金结合以增强对散热器的热传导。 在半导体器件中，集成电路管芯的表面冶金地结合到散热器的表面。 在制造器件的示例性方法中，封装衬底的上表面包括内部区域和周边区域。 集成电路管芯位于衬底表面上，并且集成电路管芯的第一表面被放置成与封装衬底接触。 金属层形成在集成电路管芯的第二相对表面上。 预成型件定位在金属层上，并且散热器位于预制件上。 用预成型件形成接合层，将散热器冶金结合到集成电路管芯的第二表面。

公开(公告)号：US07061264B2

公开(公告)日：2006-06-13

申请号：US10953292

申请日：2004-09-29

申请人： Seung H. Kang ,  Subramanian Karthikeyan ,  Sailesh M. Merchant

发明人： Seung H. Kang ,  Subramanian Karthikeyan ,  Sailesh M. Merchant

IPC分类号： G01R31/26

CPC分类号： G01R31/2877 ,  G01R31/2853 ,  G01R31/2856 ,  H01L22/32

摘要： Method and test structures for determining heating effects in a test semiconductor device (10) are provided. The test device may include a first conductive metal structure (151–156) for accepting a flow of electric current that causes a heating effect. The test device may further include a second conductive metal structure proximate (121–126) the first conductive structure for obtaining resistivity changes in response to the heating effect. The resistivity changes are indicative of temperature changes due to the heating effect.

摘要翻译： 提供了用于确定测试半导体器件（10）中的加热效应的方法和测试结构。 测试装置可以包括用于接受引起加热效应的电流的第一导电金属结构（15 SUB-15,6）。 测试装置还可以包括靠近第一导电结构的第二导电金属结构，用于响应于加热效应而获得电阻率变化。 电阻率变化表示由于加热效应引起的温度变化。

公开(公告)号：US06365503B1

公开(公告)日：2002-04-02

申请号：US09594189

申请日：2000-06-14

申请人： Jia Sheng Huang ,  Seung H. Kang ,  Anthony S. Oates ,  Yaw S. Obeng

发明人： Jia Sheng Huang ,  Seung H. Kang ,  Anthony S. Oates ,  Yaw S. Obeng

IPC分类号： H01L214763

CPC分类号： H01L21/02071 ,  H01L21/02052 ,  H01L21/31116 ,  H01L21/76814 ,  H01L21/76838

摘要： The present invention provides a method of forming an electromigration resisting layer in a semiconductor device. In an exemplary embodiment, the method comprises depositing a corrosion inhibitor comprising an organic ligand on a conductive layer of a semiconductor device wherein the conductive layer is susceptible to electromigration. The method further includes subjecting the corrosion inhibitor and the semiconductor device to a high temperature anneal to form an electromigration resisting layer on the conductive layer that reduces electromigration of the conductive layer.

摘要翻译： 本发明提供一种在半导体器件中形成电迁移层的方法。 在一个示例性实施例中，该方法包括在半导体器件的导电层上沉积包含有机配体的腐蚀抑制剂，其中导电层易于电迁移。 该方法还包括使腐蚀抑制剂和半导体器件进行高温退火，以在导电层上形成减少导电层电迁移的电迁移层。

公开(公告)号：US09672885B2

公开(公告)日：2017-06-06

申请号：US13602829

申请日：2012-09-04

申请人： Sungryul Kim ,  Jung Pill Kim ,  Taehyun Kim ,  Seung H. Kang ,  Matthew M. Nowak ,  Manoj Bhatnagar

发明人： Sungryul Kim ,  Jung Pill Kim ,  Taehyun Kim ,  Seung H. Kang ,  Matthew M. Nowak ,  Manoj Bhatnagar

IPC分类号： G11C11/16 ,  G11C8/08

CPC分类号： G11C11/165 ,  G11C8/08 ,  G11C11/16 ,  G11C11/1653 ,  G11C11/1657 ,  G11C11/1673 ,  G11C11/1675 ,  G11C11/1693 ,  G11C11/1697

摘要： Systems, circuits and methods for controlling word line (WL) power levels at a WL of a Magnetoresistive Random Access Memory (MRAM). The disclosed power control scheme uses existing read/write commands and an existing power generation module associated with the MRAM to supply and control WL power levels, thereby eliminating the cost and increased die-size of schemes that control WL power through relatively large and expensive power control switches and control circuitry on the MRAM macro.

公开(公告)号：US09368716B2

公开(公告)日：2016-06-14

申请号：US12363886

申请日：2009-02-02

申请人： Shiqun Gu ,  Seung H. Kang ,  Xiaochun Zhu

发明人： Shiqun Gu ,  Seung H. Kang ,  Xiaochun Zhu

IPC分类号： H01L27/22 ,  H01L43/12 ,  H01L29/82 ,  H01L27/24 ,  H01L43/08

CPC分类号： H01L43/12 ,  H01L27/222 ,  H01L27/228 ,  H01L27/24 ,  H01L29/82 ,  H01L43/08

摘要： A magnetic tunnel junction storage element for a spin transfer torque magnetoresistive random access memory (STT-MRAM) bit cell includes a bottom electrode layer, a pinned layer adjacent to the bottom electrode layer, a dielectric layer encapsulating a portion of the bottom electrode layer and the pinned layer, the dielectric layer including sidewalls that define a hole adjacent to a portion of the pinned layer, a tunneling barrier adjacent to the pinned layer, a free layer adjacent to the tunneling barrier, and a top electrode adjacent to the free layer, wherein a width of the bottom electrode layer and/or the pinned barrier in a first direction is greater than a width of a contact area between the pinned layer and the tunneling barrier in the first direction. Also a method of forming an STT-MRAM bit cell.

摘要翻译： 用于自旋传递转矩磁阻随机存取存储器（STT-MRAM）位单元的磁性隧道结存储元件包括底部电极层，与底部电极层相邻的被钉扎层，封装底部电极层的一部分的电介质层和 被钉扎层，介电层包括限定与被钉扎层的一部分相邻的孔的侧壁，与被钉扎层相邻的隧道势垒，邻近隧道势垒的自由层和与自由层相邻的顶部电极， 其中所述底电极层和/或所述被钉扎的屏障在第一方向上的宽度大于所述被钉扎层和所述隧道势垒之间在所述第一方向上的接触面积的宽度。 也是形成STT-MRAM位单元的方法。

公开(公告)号：US09047964B2

公开(公告)日：2015-06-02

申请号：US13589315

申请日：2012-08-20

申请人： Kangho Lee ,  Taehyun Kim ,  Jung Pill Kim ,  Seung H. Kang

发明人： Kangho Lee ,  Taehyun Kim ,  Jung Pill Kim ,  Seung H. Kang

IPC分类号： G11C11/00 ,  G11C11/16 ,  G11C11/56 ,  H01L21/00

CPC分类号： G11C11/16 ,  G11C11/161 ,  G11C11/1659 ,  G11C11/1675 ,  G11C11/5607 ,  H01L21/00

摘要： A Multi-Level Memory Cell (MLC) using multiple Magnetic Tunnel Junction (MTJ) structures having one or more layers with varying thickness is disclosed. The multiple MTJ structures, which are vertically stacked and arranged in series, may have substantially identical area dimensions to minimize fabrication costs because one mask can be used to pattern the multiple MTJ structures. Further, varying the thicknesses associated with the one or more layers may provide the multiple MTJ structures with different switching current densities and thereby increase memory density and improve read and write operations. In one embodiment, the layers with the varying thicknesses may include tunnel barriers or magnesium oxide layers associated with the multiple MTJ structures and/or free layers associated with the multiple MTJ structures.

摘要翻译： 公开了使用具有一层或多层具有变化厚度的多个磁隧道结（MTJ）结构的多层存储单元（MLC）。 垂直堆叠和串联布置的多个MTJ结构可以具有基本上相同的面积尺寸以最小化制造成本，因为可以使用一个掩模来对多个MTJ结构进行图案化。 此外，改变与一个或多个层相关联的厚度可以为多个MTJ结构提供不同的开关电流密度，从而增加存储器密度并改善读取和写入操作。 在一个实施例中，具有变化厚度的层可以包括与多个MTJ结构相关联的隧道势垒或氧化镁层，和/或与多个MTJ结构相关联的自由层。