公开(公告)号：US09727049B2

公开(公告)日：2017-08-08

申请号：US13603079

申请日：2012-09-04

申请人： Chia-Tong Ho ,  Po-Feng Tsai ,  Jung-Chang Chen ,  Tze-Liang Lee ,  Jo Fei Wang ,  Jong-I Mou ,  Chin-Hsiang Lin

发明人： Chia-Tong Ho ,  Po-Feng Tsai ,  Jung-Chang Chen ,  Tze-Liang Lee ,  Jo Fei Wang ,  Jong-I Mou ,  Chin-Hsiang Lin

IPC分类号： G06F19/00 ,  G05B19/4065

CPC分类号： G05B19/4065 ,  G05B2219/37252 ,  G05B2219/45031

摘要： The present disclosure provides various methods for tool condition monitoring, including systems for implementing such monitoring. An exemplary method includes receiving data associated with a process performed on wafers by an integrated circuit manufacturing process tool; and monitoring a condition of the integrated circuit manufacturing process tool using the data. The monitoring includes evaluating the data based on an abnormality identification criterion, an abnormality filtering criterion, and an abnormality threshold to determine whether the data meets an alarm threshold. The method may further include issuing an alarm when the data meets the alarm threshold.

公开(公告)号：US09403254B2

公开(公告)日：2016-08-02

申请号：US13211847

申请日：2011-08-17

申请人： James Jeng-Jyi Hwang ,  Bo-I Lee ,  Chi-Ming Yang ,  Chin-Hsiang Lin

发明人： James Jeng-Jyi Hwang ,  Bo-I Lee ,  Chi-Ming Yang ,  Chin-Hsiang Lin

IPC分类号： B24B37/005 ,  B24B37/04 ,  B24B37/10 ,  B24B49/00 ,  B24B49/10 ,  B24B49/14

CPC分类号： B24B37/005 ,  B24B37/042 ,  B24B37/107 ,  B24B49/003 ,  B24B49/10 ,  B24B49/14

摘要： Methods and apparatus for detecting errors in real time in CMP processing. A method includes disposing a semiconductor wafer onto a wafer carrier in a tool for chemical mechanical polishing (“CMP”); positioning the wafer carrier so that a surface of the semiconductor wafer contacts a polishing pad mounted on a rotating platen; dispensing an abrasive slurry onto the rotating polishing pad while maintaining the surface of the semiconductor wafer in contact with the polishing pad to perform a CMP process on the semiconductor wafer; in real time, receiving signals from the CMP tool into a signal analyzer, the signals corresponding to vibration, acoustics, temperature, or pressure; and comparing the received signals from the CMP tool to expected received signals for normal processing by the CMP tool; outputting a result of the comparing. A CMP tool apparatus is disclosed.

摘要翻译： 用于在CMP处理中实时检测误差的方法和装置。 一种方法包括将半导体晶片设置在用于化学机械抛光（“CMP”）的工具中的晶片载体上; 定位晶片载体，使得半导体晶片的表面接触安装在旋转台板上的抛光垫; 将研磨浆料分配到旋转的抛光垫上，同时保持半导体晶片的表面与抛光垫接触，以在半导体晶片上执行CMP处理; 实时地从CMP工具接收信号到信号分析仪，信号对应于振动，声学，温度或压力; 以及将来自CMP工具的接收信号与由CMP工具进行正常处理的预期接收信号进行比较; 输出比较结果。 公开了一种CMP工具装置。

公开(公告)号：US09242342B2

公开(公告)日：2016-01-26

申请号：US13420366

申请日：2012-03-14

申请人： Bo-I Lee ,  Huang Soon Kang ,  Chi-Ming Yang ,  Chin-Hsiang Lin

发明人： Bo-I Lee ,  Huang Soon Kang ,  Chi-Ming Yang ,  Chin-Hsiang Lin

IPC分类号： B24B53/12 ,  B05D1/12 ,  B24B53/017

CPC分类号： B24B37/20 ,  B24B53/017

摘要： A manufacture includes a substrate, a reinforcement layer over the substrate, and abrasive particles over the substrate. The abrasive particles are partially buried in the reinforcement layer. Upper tips of the abrasive particles are substantially coplanar.

摘要翻译： 一种制造方法包括基底，基底上的增强层，以及基底上的研磨颗粒。 研磨颗粒部分地埋在加强层中。 磨料颗粒的上尖端基本上共面。

公开(公告)号：US09165835B2

公开(公告)日：2015-10-20

申请号：US13221214

申请日：2011-08-30

申请人： Ming-Hsi Yeh ,  Chun-Yi Lee ,  Chi-Ming Yang ,  Chin-Hsiang Lin

发明人： Ming-Hsi Yeh ,  Chun-Yi Lee ,  Chi-Ming Yang ,  Chin-Hsiang Lin

IPC分类号： H01L21/425 ,  H01L21/8234 ,  H01L21/28 ,  H01L29/51

CPC分类号： H01L21/823431 ,  H01L21/28255 ,  H01L21/28264 ,  H01L29/513 ,  H01L29/517

摘要： Provided is a method and structure for utilizing advance channel substrate materials in semiconductor manufacturing. Advanced channel substrate materials such as germanium and Group III-V channel substrate materials, are advantageously utilized. One or more capping films including at least a nitride layer are formed over the channel substrate prior to patterning, ion implantation and the subsequent stripping and wet cleaning operations. With the capping layers intact during these operations, attack of the channel substrate material is prevented and the protective films are easily removed subsequently. The films are dimensioned in conjunction with the ion implantation operation to enable the desired dopant profile and concentration to be formed in the channel substrate material.

摘要翻译： 提供了一种在半导体制造中利用前置沟道衬底材料的方法和结构。 可以有利地利用诸如锗和III-V族通道衬底材料的高级通道衬底材料。 在图案化，离子注入和随后的剥离和湿式清洗操作之前，在沟道基底上方形成至少包含至少氮化物层的一个或多个封盖膜。 在这些操作期间，封盖层完好无损，防止了通道衬底材料的侵蚀，随后保护膜很容易被去除。 这些膜的尺寸与离子注入操作相结合，使得能够在通道衬底材料中形成所需的掺杂剂分布和浓度。

公开(公告)号：US09054194B2

公开(公告)日：2015-06-09

申请号：US12652947

申请日：2010-01-06

申请人： Chih-Hang Tung ,  Chin-Hsiang Lin ,  Cheng-Hung Chang ,  Sey-Ping Sun

发明人： Chih-Hang Tung ,  Chin-Hsiang Lin ,  Cheng-Hung Chang ,  Sey-Ping Sun

IPC分类号： H01L21/336 ,  H01L29/78 ,  H01L29/417 ,  H01L29/66

CPC分类号： H01L29/7856 ,  H01L29/41791 ,  H01L29/66803 ,  H01L29/7839 ,  H01L29/785 ,  H01L2029/7858

摘要： Non-planar transistors and methods of fabrication thereof are described. In an embodiment, a method of forming a non-planar transistor includes forming a channel region on a first portion of a semiconductor fin, the semiconductor fin having a top surface and sidewalls. A gate electrode is formed over the channel region of the semiconductor fin, and an in-situ doped semiconductor layer is grown on the top surface and the sidewalls of the semiconductor fin on opposing sides of the gate electrode using a selective epitaxial growth process. At least a part of the doped semiconductor layer is converted to form a dopant rich region.

摘要翻译： 描述了非平面晶体管及其制造方法。 在一个实施例中，形成非平面晶体管的方法包括在半导体鳍片的第一部分上形成沟道区域，所述半导体鳍片具有顶表面和侧壁。 在半导体鳍片的沟道区域上形成栅电极，并且使用选择性外延生长工艺在栅电极的相对侧的半导体翅片的顶表面和侧壁上生长原位掺杂半导体层。 掺杂半导体层的至少一部分被转换以形成掺杂剂浓度区域。

公开(公告)号：US09053907B2

公开(公告)日：2015-06-09

申请号：US13439124

申请日：2012-04-04

申请人： Chun-Lin Chang ,  Chih-Hong Hwang ,  Wen-Yu Ku ,  Chi-Ming Yang ,  Chin-Hsiang Lin

发明人： Chun-Lin Chang ,  Chih-Hong Hwang ,  Wen-Yu Ku ,  Chi-Ming Yang ,  Chin-Hsiang Lin

IPC分类号： A61N5/00 ,  G21G5/00 ,  H01J37/317 ,  G21K1/14

CPC分类号： H01J37/3171 ,  A61N5/00 ,  G21G5/00 ,  G21K1/14 ,  H01J2237/0044

摘要： An apparatus comprises a plasma flood gun for neutralizing a positive charge buildup on a semiconductor wafer during a process of ion implantation using an ion beam. The plasma flood gun comprises more than two arc chambers, wherein each arc chamber is configured to generate and release electrons into the ion beam in a respective zone adjacent to the semiconductor wafer.

摘要翻译： 一种装置包括用于在使用离子束的离子注入的过程中中和半导体晶片上的正电荷累积的等离子体喷枪。 等离子体喷枪包括两个以上的电弧室，其中每个电弧室被配置为在与半导体晶片相邻的相应区域中产生电子并将其释放到离子束中。

公开(公告)号：US09048186B2

公开(公告)日：2015-06-02

申请号：US12879371

申请日：2010-09-10

申请人： Kuo Bin Huang ,  Hsin-Chien Lu ,  Ryan Chia-Jen Chen ,  Chi-Ming Yang ,  Chyi Shyuan Chern ,  Chin-Hsiang Lin

发明人： Kuo Bin Huang ,  Hsin-Chien Lu ,  Ryan Chia-Jen Chen ,  Chi-Ming Yang ,  Chyi Shyuan Chern ,  Chin-Hsiang Lin

IPC分类号： H01L21/3205 ,  H01L21/28 ,  H01L21/02 ,  H01L21/8238

CPC分类号： H01L21/28238 ,  H01L21/02071 ,  H01L21/823842 ,  H01L21/823857

摘要： A method for forming an integrated circuit is provided. The method includes forming a gate dielectric structure over a substrate. A titanium-containing sacrificial layer is formed, contacting the gate dielectric structure. The whole titanium-containing sacrificial layer is substantially removed.

摘要翻译： 提供一种用于形成集成电路的方法。 该方法包括在衬底上形成栅极电介质结构。 形成与该栅电介质结构接触的含钛牺牲层。 基本上除去了整个含钛牺牲层。

公开(公告)号：US09000798B2

公开(公告)日：2015-04-07

申请号：US13495421

申请日：2012-06-13

申请人： Jui-Long Chen ,  Chien-Chih Liao ,  Tseng Chin Lo ,  Hui-Yun Chao ,  Ta-Yung Lee ,  Jong-I Mou ,  Chin-Hsiang Lin

发明人： Jui-Long Chen ,  Chien-Chih Liao ,  Tseng Chin Lo ,  Hui-Yun Chao ,  Ta-Yung Lee ,  Jong-I Mou ,  Chin-Hsiang Lin

IPC分类号： G01R31/02 ,  G01R31/28 ,  H01L23/544

CPC分类号： G01R1/07364 ,  G01R1/06705 ,  G01R31/2887 ,  G01R31/2891 ,  H01L23/544 ,  H01L2223/54426 ,  H01L2223/54453 ,  H01L2223/5446 ,  H01L2924/00 ,  H01L2924/0002

摘要： A system and method for aligning a probe, such as a wafer-level test probe, with wafer contacts is disclosed. An exemplary method includes receiving a wafer containing a plurality of alignment contacts and a probe card containing a plurality of probe points at a wafer test system. A historical offset correction is received. Based on the historical offset correct, an orientation value for the probe card relative to the wafer is determined. The probe card is aligned to the wafer using the orientation value in an attempt to bring a first probe point into contact with a first alignment contact. The connectivity of the first probe point and the first alignment contact is evaluated. An electrical test of the wafer is performed utilizing the aligned probe card, and the historical offset correction is updated based on the orientation value.

摘要翻译： 公开了一种用于将诸如晶片级测试探针的探针与晶片接触件对准的系统和方法。 一种示例性方法包括在晶片测试系统处接收包含多个对准触点的晶片和包含多个探针点的探针卡。 接收到历史偏移校正。 基于历史偏移校正，确定探针卡相对于晶片的取向值。 使用取向值将探针卡与晶片对准，以试图使第一探针点与第一对准触点接触。 评估第一探针点和第一对准接触点的连接性。 使用对准的探针卡进行晶片的电气测试，并且基于取向值更新历史偏移校正。

公开(公告)号：US08944739B2

公开(公告)日：2015-02-03

申请号：US13486024

申请日：2012-06-01

申请人： Shih-Hung Chen ,  Ying Xiao ,  Chin-Hsiang Lin

发明人： Shih-Hung Chen ,  Ying Xiao ,  Chin-Hsiang Lin

IPC分类号： H01L21/677

CPC分类号： H01L21/6773 ,  H01L21/67733 ,  H01L21/67775

摘要： A wafer handling system with apparatus for transporting wafers between semiconductor fabrication tools. In one embodiment, the apparatus is a loadport bridge mechanism including an enclosure having first and second mounting ends, a docking port at each end configured and dimensioned to interface with a loadport of a semiconductor tool, and at least one wafer transport robot operable to transport a wafer between the docking ports. The wafer transport robot hands off or receives a wafer to/from a tool robot at the loadports of a first and second tool. The bridge mechanism allows one or more wafers to be transferred between loadports of different tools on an individual basis without reliance on the FAB's automated material handling system (AMHS) for bulk wafer transport inside a wafer carrier such as a FOUP or others.

摘要翻译： 一种具有用于在半导体制造工具之间传输晶片的装置的晶片处理系统。 在一个实施例中，该装置是装载端口机构，其包括具有第一和第二安装端的外壳，每个端部处的对接端口被构造和尺寸设计成与半导体工具的承载端口相接合，以及至少一个可运输的晶片传送机械手 在对接端口之间的晶片。 晶片传送机器人在第一和第二工具的载荷端口移动或接收来自工具机器人的晶片。 桥接机构允许一个或多个晶片在不同工具的载荷端口之间单独传输，而不依赖于FAB的自动化材料处理系统（AMHS），用于在诸如FOUP或其它晶片载体之间的体晶片传输。

公开(公告)号：US08758963B2

公开(公告)日：2014-06-24

申请号：US13554209

申请日：2012-07-20

申请人： Shih-Ming Chang ,  Chung-Hsing Chang ,  Wen-Chuan Wang ,  Chi-Lun Lu ,  Sheng-Chi Chin ,  Chin-Hsiang Lin ,  Chun-Kuang Chen

发明人： Shih-Ming Chang ,  Chung-Hsing Chang ,  Wen-Chuan Wang ,  Chi-Lun Lu ,  Sheng-Chi Chin ,  Chin-Hsiang Lin ,  Chun-Kuang Chen

IPC分类号： G03F1/00 ,  G03F7/00

CPC分类号： G03F1/14 ,  G03F1/50 ,  G03F7/70283 ,  G03F7/70416 ,  G03H1/0005 ,  G03H1/0244 ,  G03H1/08 ,  G03H1/2205 ,  G03H2001/0094 ,  G03H2001/0833 ,  G03H2210/30 ,  G03H2224/04 ,  G03H2240/12 ,  G03H2240/13 ,  G03H2240/23 ,  G03H2270/52

摘要： A hologram reticle and method of patterning a target. A layout pattern for an image to be transferred to a target is converted into a holographic representation of the image. A hologram reticle is manufactured that includes the holographic representation. The hologram reticle is then used to pattern the target. Three-dimensional patterns may be formed in a photoresist layer of the target in a single patterning step. These three-dimensional patterns may be filled to form three-dimensional structures or else used in a multi-surface imaging composition. The holographic representation of the image may also be transferred to a top photoresist layer of a top surface imaging (TSI) semiconductor device, either directly or using the hologram reticle. The top photoresist layer may then be used to pattern an underlying photoresist layer with the image. The lower photoresist layer is used to pattern a material layer of the device.

摘要翻译： 全息图掩模版和图案化目标的方法。 要传输到目标的图像的布局图案被转换成图像的全息图。 制造包括全息图的全息标线。 然后使用全息图标线来对目标进行图案化。 可以在单个图案化步骤中在靶的光致抗蚀剂层中形成三维图案。 这些三维图案可以被填充以形成三维结构，或者用于多表面成像组合物中。 图像的全息图也可以直接地或使用全息图掩模图传递到顶表面成像（TSI）半导体器件的顶部光致抗蚀剂层。 然后可以使用顶部光致抗蚀剂层来用图像对下面的光致抗蚀剂层进行图案化。 下部光致抗蚀剂层用于对该器件的材料层进行图案化。