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    Programmable power performance optimization for graphics cores
    3.
    发明授权
    Programmable power performance optimization for graphics cores 有权
    用于图形核心的可编程电源性能优化

    公开(公告)号：US09122632B2

    公开(公告)日：2015-09-01

    申请号：US13539414

    申请日：2012-06-30

    申请人： Linda L. Hurd

    发明人： Linda L. Hurd

    IPC分类号： G06F13/14 ,  G09G5/36 ,  G06F1/32 ,  G06F9/38

    CPC分类号： G09G5/363 ,  G06F1/3206 ,  G06F1/3234 ,  G06F9/3836 ,  G06F12/0811 ,  G06F13/14 ,  G06F2212/283 ,  G06T1/20 ,  G09G2330/021 ,  G09G2330/025 ,  G09G2340/0435 ,  G09G2360/08

    摘要： Methods and apparatus relating to programmable power performance optimization for graphics cores are described. In one embodiment, the first frame of a scene is analyzed. It is then determined whether to optimize one or more operations, to be performed on one or more frames of the scene, based on the second frame of the scene and an idle status of one or more subsystems of a processor. And, one or more optimization operations are performed on a third frame of the scene based on the determination of whether to optimize the one or more operations. Other embodiments are also disclosed and claimed.

    摘要翻译： 描述了与图形核心的可编程功率性能优化有关的方法和设备。 在一个实施例中，分析场景的第一帧。 然后，基于场景的第二帧和处理器的一个或多个子系统的空闲状态来确定是否优化要在场景的一个或多个帧上执行的一个或多个操作。 并且，基于是否优化一个或多个操作的确定，在场景的第三帧上执行一个或多个优化操作。 还公开并要求保护其他实施例。

    CURRENT CHANGE MITIGATION POLICY FOR LIMITING VOLTAGE DROOP IN GRAPHICS LOGIC
    4.
    发明申请
    CURRENT CHANGE MITIGATION POLICY FOR LIMITING VOLTAGE DROOP IN GRAPHICS LOGIC 有权
    目前用于限制图形逻辑电压降低的缓解策略

    公开(公告)号：US20150091915A1

    公开(公告)日：2015-04-02

    申请号：US14040472

    申请日：2013-09-27

    申请人： Linda L. Hurd ,  Wenyin Fu ,  Josh B. Mastronarde ,  Pradeep K. Golconda ,  Shalini Sankar ,  Eric C. Samson

    发明人： Linda L. Hurd ,  Wenyin Fu ,  Josh B. Mastronarde ,  Pradeep K. Golconda ,  Shalini Sankar ,  Eric C. Samson

    IPC分类号： G06T1/20

    CPC分类号： G06F9/38 ,  G06F1/3203 ,  G06F1/3206 ,  G06F1/324 ,  G06F1/325 ,  Y02D10/126

    摘要： Methods and apparatus relating to a current change mitigation policy for limiting voltage droop in graphics logic are described. In an embodiment, logic inserts one or more bubbles in one or more Execution Unit (EU) logic pipelines or one or more sampler logic pipelines of a processor. The bubbles at least temporarily reduce execution of operations in one or more subsystems of the processor based at least partially on a comparison of a first value and one or more clamping threshold values. The first value is determined based at least partially on a summation of products of one or more event counts and dynamic capacitance weights for one or more subsystems of the processor. Other embodiments are also disclosed and claimed.

    摘要翻译： 描述了与用于限制图形逻辑中的电压下降的当前变化缓解策略有关的方法和装置。 在一个实施例中，逻辑在一个或多个执行单元（EU）逻辑管线或处理器的一个或多个采样器逻辑管线中插入一个或多个气泡。 至少部分地基于第一值和一个或多个钳位阈值的比较，气泡至少暂时地减少处理器的一个或多个子系统中的操作的执行。 至少部分地基于处理器的一个或多个子系统的一个或多个事件计数和动态电容权重的乘积的总和确定第一值。 还公开并要求保护其他实施例。

    Power saving by disabling memory block access for aligned NOP slots during fetch of multiple instruction words
    5.
    发明授权
    Power saving by disabling memory block access for aligned NOP slots during fetch of multiple instruction words 有权
    通过在取出多个指令字期间禁用对齐的NOP插槽的存储器块访问来节省功率

    公开(公告)号：US06442701B1

    公开(公告)日：2002-08-27

    申请号：US09415526

    申请日：1999-10-08

    申请人： Linda L. Hurd

    发明人： Linda L. Hurd

    IPC分类号： G06F132

    CPC分类号： G06F9/3802 ,  G06F1/3203 ,  G06F1/3287 ,  G06F9/30156 ,  G06F9/3853 ,  Y02D10/171 ,  Y02D50/20

    摘要： A method of optimizing assembly code of a VLIW processor (10) or other processor that uses multiple-instruction words (20), each of which comprise instructions to be executed on different functional units (11d and 11e) of the processor (10). The instruction words (20) are modified, such that NOPs instructions are aligned in the same slot from one instruction to the next for a series of instructions. This modification permits memory access to be disabled so that those instructions are not fetched.

    摘要翻译： 一种优化VLIW处理器（10）或使用多指令字（20）的其他处理器的汇编代码的方法，每个处理器包括将在处理器（10）的不同功能单元（11d和11e）上执行的指令。 指令字（20）被修改，使得NOP指令在一系列指令的一个指令到下一个指令的相同时隙中对齐。 该修改允许禁止存储器访问，以便不提取这些指令。

    Module-configurable full-chip power profiler
    7.
    发明授权
    Module-configurable full-chip power profiler 失效
    模块可配置的全芯片功率分析仪

    公开(公告)号：US6125334A

    公开(公告)日：2000-09-26

    申请号：US66620

    申请日：1998-04-24

    申请人： Linda L. Hurd

    发明人： Linda L. Hurd

    IPC分类号： G06F11/34 ,  G01R21/133 ,  G01R31/30 ,  G06F1/26 ,  G06F9/38 ,  G06F17/50 ,  G06F1/00

    CPC分类号： G06F9/3885 ,  G01R21/133 ,  G01R31/3004 ,  G06F1/26 ,  G06F17/5022 ,  G06F9/3891 ,  G06F2217/78

    摘要： A method for determining the power consumption, resulting from execution of a block of code, of an integrated circuit that includes a processor module and one or more other circuit modules. The method involves the steps of, first, providing a set of average current values for each of said modules, for a predetermined plurality of sets of conditions based on predetermined sets of signal line states associated with said module, for each instruction in the instruction set of said processor module, said sets of conditions being selected for dominant power consumption effect on the module. For each module, for each instruction in a block of code to be executed on said processor module, a set of signal line states is generated, associated with said module, for each processor cycle, in sequence. The generated set of signal line states are then tested for said set of conditions. One of said average current values is assigned for each condition so tested that is met. Finally, the running total of said average current values so met is accumulated for each such processor cycle. The average current values can be translated for different frequencies and supply voltages. Also, average current can be converted to average power consumption.

    摘要翻译： 一种用于确定包括处理器模块和一个或多个其它电路模块的集成电路的代码块执行所产生的功耗的方法。 该方法包括以下步骤：首先，针对指令集中的每个指令，基于与所述模块相关联的预定的信号线状态组，为每个所述模块提供一组平均电流值，用于预定的多组条件 所述处理器模块的所述条件选择用于对所述模块的主要功耗影响。 对于每个模块，对于要在所述处理器模块上执行的代码块中的每个指令，依次为每个处理器周期生成与所述模块相关联的一组信号线状态。 然后对所述条件集合测试生成的信号线状态集合。 对所满足的每个条件进行测试分配所述平均电流值之一。 最后，对于每个这样的处理器周期，累积所遇到的所述平均电流值的运行总和。 平均电流值可以转换为不同的频率和电源电压。 此外，平均电流可以转换为平均功耗。

    Graphics user interface for power optimization diagnostics
    10.
    发明授权
    Graphics user interface for power optimization diagnostics 有权
    用于电源优化诊断的图形用户界面

    公开(公告)号：US06553502B1

    公开(公告)日：2003-04-22

    申请号：US09464056

    申请日：1999-12-15

    申请人： Linda L. Hurd ,  Vaishali Kulkarni

    发明人： Linda L. Hurd ,  Vaishali Kulkarni

    IPC分类号： G06F126

    CPC分类号： G06F11/3664

    摘要： A method of providing a programmer with a visualization of power usage. The method is especially suitable for integration within a debugging process (FIG. 20). A windows-type display (160, 170, 180, 190) displays sections of computer code (160a, 170a), as well as numerical values representing power usage (160b, 170b). Next to each section of code, some sort of visual representation of power usage is displayed, such as a bar of a bar graph (160c, 170c). Alternatively, the code can be highlighted if power usage exceeds a given threshold, or comments can be provided next to the code for optimizing power usage.

    摘要翻译： 一种为程序员提供电力使用可视化的方法。 该方法特别适用于调试过程中的集成（图20）。 窗口型显示器（160,170,180,190）显示计算机代码（160a，170a）的部分以及表示功率使用（160b，170b）的数值。 在代码的每个部分旁边，显示功率使用的某种视觉表示，例如条形图（160c，170c）的条形。 或者，如果功率使用超过给定阈值，则可以突出显示代码，或者可以在用于优化功率使用的代码旁边提供注释。