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    CURRENT CHANGE MITIGATION POLICY FOR LIMITING VOLTAGE DROOP IN GRAPHICS LOGIC
    4.
    发明申请
    CURRENT CHANGE MITIGATION POLICY FOR LIMITING VOLTAGE DROOP IN GRAPHICS LOGIC 有权
    目前用于限制图形逻辑电压降低的缓解策略

    公开(公告)号：US20150091915A1

    公开(公告)日：2015-04-02

    申请号：US14040472

    申请日：2013-09-27

    申请人： Linda L. Hurd ,  Wenyin Fu ,  Josh B. Mastronarde ,  Pradeep K. Golconda ,  Shalini Sankar ,  Eric C. Samson

    发明人： Linda L. Hurd ,  Wenyin Fu ,  Josh B. Mastronarde ,  Pradeep K. Golconda ,  Shalini Sankar ,  Eric C. Samson

    IPC分类号： G06T1/20

    CPC分类号： G06F9/38 ,  G06F1/3203 ,  G06F1/3206 ,  G06F1/324 ,  G06F1/325 ,  Y02D10/126

    摘要： Methods and apparatus relating to a current change mitigation policy for limiting voltage droop in graphics logic are described. In an embodiment, logic inserts one or more bubbles in one or more Execution Unit (EU) logic pipelines or one or more sampler logic pipelines of a processor. The bubbles at least temporarily reduce execution of operations in one or more subsystems of the processor based at least partially on a comparison of a first value and one or more clamping threshold values. The first value is determined based at least partially on a summation of products of one or more event counts and dynamic capacitance weights for one or more subsystems of the processor. Other embodiments are also disclosed and claimed.

    摘要翻译： 描述了与用于限制图形逻辑中的电压下降的当前变化缓解策略有关的方法和装置。 在一个实施例中，逻辑在一个或多个执行单元（EU）逻辑管线或处理器的一个或多个采样器逻辑管线中插入一个或多个气泡。 至少部分地基于第一值和一个或多个钳位阈值的比较，气泡至少暂时地减少处理器的一个或多个子系统中的操作的执行。 至少部分地基于处理器的一个或多个子系统的一个或多个事件计数和动态电容权重的乘积的总和确定第一值。 还公开并要求保护其他实施例。

    CLAMPING OF DYNAMIC CAPACITANCE FOR GRAPHICS
    7.
    发明申请
    CLAMPING OF DYNAMIC CAPACITANCE FOR GRAPHICS 有权
    动态电容钳位图形

    公开(公告)号：US20140092106A1

    公开(公告)日：2014-04-03

    申请号：US13631921

    申请日：2012-09-29

    申请人： Linda L. Hurd ,  Wenyin Fu

    发明人： Linda L. Hurd ,  Wenyin Fu

    IPC分类号： G06F13/14 ,  G06T1/00

    CPC分类号： G06F13/14 ,  G06F13/4072 ,  G06T1/00 ,  Y02D10/14 ,  Y02D10/151

    摘要： Methods and apparatus relating to clamping or reducing of dynamic capacitance for graphics logic are described. In one embodiment, utilization values for a plurality of subsystems of a graphics logic are determined and a first capacitance value is in turn determined based on (e.g., a sum of products of) the determined utilization values (e.g., and one or more capacitance weight values). A second capacitance value (e.g., corresponding to a maximum dynamic capacitance or Cdyn_max corresponding to the graphics logic) is modified based on (e.g., a comparison of the first capacitance value and a (e.g., threshold) capacitance value. Other embodiments are also disclosed and claimed.

    摘要翻译： 描述了与图形逻辑的动态电容的钳位或减小相关的方法和装置。 在一个实施例中，确定图形逻辑的多个子系统的利用率值，并且依次（例如，所确定的利用值的乘积之和）（例如，和一个或多个电容权重）来确定第一电容值 值）。 基于（例如，第一电容值和（例如，阈值）电容值的比较）来修改第二电容值（例如，对应于对应于图形逻辑的最大动态电容或Cdyn_max），还公开了其他实施例 并声称。