公开(公告)号：WO2014178949A1

公开(公告)日：2014-11-06

申请号：PCT/US2014/023657

申请日：2014-03-11

Applicant: QUALCOMM INCORPORATED

Inventor： ZHU, John Jianhong ,  NALLAPATI, Giridhar ,  CHIDAMBARAM, Pr

IPC: H01L21/8234 ,  H01L21/768 ,  H01L27/02 ,  H01L27/088

CPC classification number: H01L23/528 ,  H01L21/76841 ,  H01L21/76895 ,  H01L21/823475 ,  H01L21/823481 ,  H01L27/0207 ,  H01L27/088 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A local interconnect structure is provided that includes a gate- directed local interconnect (435) coupled to an adjacent gate layer (425) through a diffusion-directed local interconnect (445).

Abstract translation: 提供了局部互连结构，其包括通过扩散导向的局部互连（445）耦合到相邻栅极层（425）的栅极定向的局部互连（435）。

公开(公告)号：WO2014051719A1

公开(公告)日：2014-04-03

申请号：PCT/US2013/044806

申请日：2013-06-07

Applicant: INTEL CORPORATION

Inventor： CAPPELLANI, Annalisa ,  PATHI, Pragyansri ,  BEATTIE, Bruce E. ,  PETHE, Abhijit Jayant

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0676 ,  B82Y10/00 ,  H01L21/02532 ,  H01L21/76264 ,  H01L21/76895 ,  H01L23/535 ,  H01L29/0649 ,  H01L29/0673 ,  H01L29/1079 ,  H01L29/42376 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/785 ,  H01L29/786 ,  H01L29/78696 ,  H01L2029/7858

Abstract: Three-dimensional germanium-based semiconductor devices formed on globally or locally isolated substrates are described. For example, a semiconductor device includes a semiconductor substrate. An insulating structure is disposed above the semiconductor substrate. A three-dimensional germanium-containing body is disposed on a semiconductor release layer disposed on the insulating structure. The three-dimensional germanium-containing body includes a channel region and source/drain regions on either side of the channel region. The semiconductor release layer is under the source/drain regions but not under the channel region. The semiconductor release layer is composed of a semiconductor material different from the three-dimensional germanium-containing body. A gate electrode stack surrounds the channel region with a portion disposed on the insulating structure and laterally adjacent to the semiconductor release layer.

Abstract translation: 描述了形成在全局或局部隔离的基板上的三维锗基半导体器件。 例如，半导体器件包括半导体衬底。 绝缘结构设置在半导体衬底之上。 将三维含锗体设置在设置在绝缘结构上的半导体释放层上。 三维含锗体包括沟道区和沟道区两侧的源极/漏极区。 半导体释放层位于源极/漏极区之下，但不在沟道区下方。 半导体释放层由与三维含锗体不同的半导体材料构成。 栅极电极堆叠围绕沟道区域，其中设置在绝缘结构上并且横向邻近半导体释放层的部分。

公开(公告)号：WO2014034674A1

公开(公告)日：2014-03-06

申请号：PCT/JP2013/072893

申请日：2013-08-27

Applicant: 東京エレクトロン株式会社

Inventor： 原田　彰俊 ,  林　▲彦▼廷 ,  陳　智軒 ,  謝　如嘉 ,  米田　滋

IPC: H01L21/3065 ,  H01L21/28 ,  H01L21/768

CPC classification number: H01L21/76805 ,  H01J37/32009 ,  H01J37/32091 ,  H01J37/32165 ,  H01J37/3244 ,  H01J37/32449 ,  H01J2237/3321 ,  H01J2237/334 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/02274 ,  H01L21/2236 ,  H01L21/28518 ,  H01L21/31116 ,  H01L21/32053 ,  H01L21/321 ,  H01L21/67069 ,  H01L21/76802 ,  H01L21/76814 ,  H01L21/76829 ,  H01L21/76895 ,  H01L21/76897 ,  H01L29/66575 ,  H01L29/78

Abstract: 　本実施形態のプラズマ処理方法は、まず、フッ素含有ガスをプラズマ処理空間に供給し、ニッケルシリサイド膜の表面に酸化シリコン膜又は窒化シリコン膜が形成された被処理基板をフッ素含有ガスのプラズマを用いてエッチングするエッチング工程を実行する（ステップＳ１０１）。次に、プラズマ処理方法は、水素含有ガスをプラズマ処理空間に供給し、プラズマ処理空間に表面を対向させて配置された部材に対してエッチング工程の後に付着したニッケル含有物を水素含有ガスのプラズマを用いて還元する還元工程を実行する（ステップＳ１０２）。次に、プラズマ処理方法は、酸素含有ガスをプラズマ処理空間に供給し、還元工程によってニッケル含有物が還元されて得られたニッケルを酸素含有ガスのプラズマを用いて除去する除去工程を実行する（ステップＳ１０３）。

Abstract translation: 这种等离子体处理方法执行用于向等离子体处理空间供给含氟气体的蚀刻步骤（步骤S101），并且使用含氟气体等离子体来蚀刻氮化硅膜或氧化硅膜具有的待处理衬底 在硅化镍膜的表面形成。 接下来，等离子体处理方法执行用于向等离子体处理空间供给含氢气体的还原步骤（步骤S102），并且使用含氢气体等离子体来减少在蚀刻步骤之后的附着的含镍材料相对于 构件以使其表面面向等离子体处理空间的方式设置。 接下来，等离子体处理方法执行用于向等离子体处理空间供给含氧气体的消除步骤（步骤S103），并且使用含氧气体等离子体来消除通过将含镍材料还原而获得的镍 还原步骤

公开(公告)号：WO2013095375A1

公开(公告)日：2013-06-27

申请号：PCT/US2011/066132

申请日：2011-12-20

Applicant: INTEL CORPORATION ,  GLASS, Glenn A. ,  MURTHY, Anand S. ,  GHANI, Tahir

Inventor： GLASS, Glenn A. ,  MURTHY, Anand S. ,  GHANI, Tahir

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/78618 ,  H01L21/76805 ,  H01L21/76886 ,  H01L21/76895 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823821 ,  H01L21/823871 ,  H01L27/092 ,  H01L27/0924 ,  H01L29/0669 ,  H01L29/0673 ,  H01L29/0847 ,  H01L29/1037 ,  H01L29/267 ,  H01L29/41791 ,  H01L29/42392 ,  H01L29/66545 ,  H01L29/78 ,  H01L29/78654 ,  H01L29/78684 ,  H01L29/78696

Abstract: Techniques are disclosed for forming transistor devices having reduced parasitic contact resistance relative to conventional devices. In some example embodiments, the techniques can be used to implement the contacts of MOS transistors of a CMOS device, where an intermediate III-V semiconductor material layer is provided between the p-type and n-type source/drain regions and their respective contact metals to significantly reduce contact resistance. The intermediate III-V semiconductor material layer may have a small bandgap (e.g., lower than 0.5eV) and/or otherwise be doped to provide the desired conductivity. The techniques can be used on numerous transistor architectures (e.g., planar, finned, and nanowire transistors), including strained and unstrained channel structures.

Abstract translation: 公开了用于形成相对于常规器件具有降低的寄生接触电阻的晶体管器件的技术。 在一些示例性实施例中，该技术可以用于实现CMOS器件的MOS晶体管的触点，其中在p型和n型源极/漏极区之间提供中间III-V半导体材料层及其各自的触点 金属显着降低接触电阻。 中间III-V半导体材料层可以具有小的带隙（例如低于0.5eV）和/或以其它方式被掺杂以提供期望的导电性。 这些技术可以用于许多晶体管架构（例如，平面，鳍状和纳米线晶体管），包括应变和无约束通道结构。

公开(公告)号：WO2012154228A1

公开(公告)日：2012-11-15

申请号：PCT/US2012/021417

申请日：2012-01-16

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION ,  KHAKIFIROOZ, Ali ,  CHENG, Kangguo ,  DORIS, Bruce, B. ,  HAENSCH, Wilfried, E. ,  HARAN, Balasubramanian, S. ,  KULKARNI, Pranita

Inventor： KHAKIFIROOZ, Ali ,  CHENG, Kangguo ,  DORIS, Bruce, B. ,  HAENSCH, Wilfried, E. ,  HARAN, Balasubramanian, S. ,  KULKARNI, Pranita

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L27/0207 ,  H01L21/28518 ,  H01L21/76802 ,  H01L21/76895 ,  H01L21/76897 ,  H01L21/823425 ,  H01L21/823437 ,  H01L21/823475 ,  H01L27/1104 ,  H01L29/41783 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/7834

Abstract: A common cut mask is employed to define a gate pattern and a local interconnect pattern so that local interconnect structures and gate structures are formed with zero overlay variation relative to one another. A local interconnect structure may be laterally spaced from a gate structure in a first horizontal direction, and contact another gate structure in a second horizontal direction that is different from the first horizontal direction. Further, a gate structure may be formed to be collinear with a local interconnect structure that adjoins the gate structure. The local interconnect structures and the gate structures are formed by a common damascene processing step so that the top surfaces of the gate structures and the local interconnect structures are coplanar with each other.

Abstract translation: 采用公共切割掩模来限定栅极图案和局部互连图案，使得局部互连结构和栅极结构相对于彼此形成为零覆盖变化。 局部互连结构可以在第一水平方向上与栅极结构横向间隔开，并且在与第一水平方向不同的第二水平方向上接触另一个栅极结构。 此外，栅极结构可以形成为与邻接栅极结构的局部互连结构共线。 局部互连结构和栅极结构通过公共镶嵌处理步骤形成，使得栅极结构的顶表面和局部互连结构彼此共面。

公开(公告)号：WO2012140084A1

公开(公告)日：2012-10-18

申请号：PCT/EP2012/056580

申请日：2012-04-11

Applicant: PLASTIC LOGIC LIMITED ,  CAIN, Paul ,  NORVAL, Shane ,  PUI, Boon Hean

Inventor： CAIN, Paul ,  NORVAL, Shane ,  PUI, Boon Hean

IPC: H01L27/12

CPC classification number: H01L21/76895 ,  G02F1/136213 ,  G02F2001/13606 ,  H01L27/3248 ,  H01L27/326 ,  H01L27/3272 ,  H01L27/3274 ,  H01L51/0037

Abstract: A technique comprising: forming laterally-extending switching circuitry of a device for controlling an overlying laterally-extending array of pixel conductors (11) of said device; forming an electrically conductive laterally-extending patterned screen (8) over said switching circuitry via a first insulating region (7), said patterned screen (8) defining holes (28) for receiving conductive interlayer connects (10) between said switching circuitry and said array of pixel conductors (11); and thereafter: forming a second insulating region (9) over said patterned screen (8), forming said array of pixel conductors (11) over said patterned screen (8) via said second insulating region (9) for capacitative coupling with said patterned screen (8), forming through holes through at least said first and second insulating regions at the locations of said holes (28) defined in said patterned screen, and forming said interlayer connects (10) in said through holes; and wherein said patterned screen (8) is configured such that the area of overlap between the array of pixel conductors (11) and underlying conductive elements (8) is substantially constant within a range of lateral positions of the pixel conductors (11) relative to the switching circuitry, which range is greater in a first direction than 40% of the pitch (P) of the pixel conductors (11) in said first direction.

Abstract translation: 一种技术，包括：形成用于控制所述装置的像素导体（11）的上覆侧向延伸阵列的装置的横向延伸切换电路; 通过第一绝缘区域（7）在所述开关电路上形成导电的横向延伸的图案化屏蔽（8），所述图案化屏蔽（8）限定孔（28），用于在所述开关电路和所述 像素导体阵列（11）; 之后：在所述图案化屏幕（8）上形成第二绝缘区域（9），经由所述第二绝缘区域（9）在所述图案化屏幕（8）上形成所述阵列的像素导体（11），用于与所述图案化屏幕电容耦合 （8），在所述图案化屏幕中限定的所述孔（28）的位置处，通过至少所述第一和第二绝缘区域形成通孔，以及在所述通孔中形成所述层间连接（10） 并且其中所述图案化屏幕（8）被配置为使得像素导体阵列（11）和下面的导电元件（8）之间的重叠区域在像素导体（11）相对于像素导体（11）的横向位置的范围内基本上是恒定的 所述开关电路在所述第一方向上比所述像素导体（11）的间距（P）的40％在第一方向上大。

公开(公告)号：WO2012103033A1

公开(公告)日：2012-08-02

申请号：PCT/US2012/022264

申请日：2012-01-23

Applicant: INTERNATIONAL BUSINESS MACHINES CORPORATION

Inventor： BRYANT, Andres ,  BU, Huiming ,  GUO, Dechao ,  HAENSCH, Wilfried, E. ,  YEH, Chun-chen

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/41791 ,  H01L21/28518 ,  H01L21/76895 ,  H01L29/66795 ,  H01L29/7843 ,  H01L29/785

Abstract: A semiconductor device which includes fins of a semiconductor material formed on a semiconductor substrate and then a gate electrode formed over and in contact with the fins. An insulator layer is deposited over the gate electrode and the fins. A trench opening is then etched in the insulator layer. The trench opening exposes the fins and extends between the fins. The fins are then silicided through the trench opening. Then, the trench opening is filled with a metal in contact with the silicided fins to form a local interconnect connecting the fins.

Abstract translation: 一种半导体器件，其包括形成在半导体衬底上的半导体材料的散热片，然后形成在鳍上并与翅片接触的栅电极。 在栅极电极和鳍片上沉积绝缘体层。 然后在绝缘体层中蚀刻沟槽开口。 沟槽开口暴露翅片并在翅片之间延伸。 然后将鳍片通过沟槽开口硅化。 然后，沟槽开口填充有与硅化物翅片接触的金属，以形成连接散热片的局部互连。

公开(公告)号：WO2012022144A1

公开(公告)日：2012-02-23

申请号：PCT/CN2011/071346

申请日：2011-02-27

Applicant: 中国科学院微电子研究所 ,  钟汇才 ,  梁擎擎

Inventor： 钟汇才 ,  梁擎擎

IPC: H01L21/336 ,  H01L21/768

CPC classification number: H01L29/78 ,  H01L21/76895 ,  H01L21/76897

公开(公告)号：WO2011158319A1

公开(公告)日：2011-12-22

申请号：PCT/JP2010/060050

申请日：2010-06-14

Applicant: ルネサスエレクトロニクス株式会社 ,  川村 武志

Inventor： 川村　武志

IPC: H01L21/768 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L23/535 ,  H01L21/02126 ,  H01L21/022 ,  H01L21/28518 ,  H01L21/28568 ,  H01L21/31055 ,  H01L21/31111 ,  H01L21/76802 ,  H01L21/76805 ,  H01L21/76834 ,  H01L21/76843 ,  H01L21/76852 ,  H01L21/76885 ,  H01L21/76889 ,  H01L21/76895 ,  H01L21/76897 ,  H01L21/823475 ,  H01L22/26 ,  H01L23/481 ,  H01L23/485 ,  H01L23/5283 ,  H01L23/53238 ,  H01L23/53266 ,  H01L23/53295 ,  H01L29/66477 ,  H01L29/7833 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　半導体基板（１Ｓ）上に層間絶縁膜（ＰＩＬ）を形成し、層間絶縁膜（ＰＩＬ）中にプラグ（ＰＬ１）を形成するためのＣＭＰが終わった後、層間絶縁膜（ＰＩＬ）の上面を後退させることで、プラグ（ＰＬ１）の上面が層間絶縁膜（ＰＩＬ）の上面よりも高くなるようにする。これにより、プラグ（ＰＬ１）と配線（Ｗ１）との鉛直方向の接続の信頼性を確保することができる。また、配線（Ｗ１）が層間絶縁膜（ＰＩＬ）中に掘り込まれないようにすることや、あるいは、掘り込まれて形成される量を低減することが可能となる。

Abstract translation: 公开了半导体器件的制造方法，其中在半导体衬底（1S）上形成层间绝缘膜（PIL），并且在对层间绝缘膜（PIL）中形成插塞（PL1）进行CMP之后，上部 通过缩回层间绝缘膜（PIL）的上表面，将插头（PL1）的表面形成为高于层间绝缘膜（PIL）的上表面。 因此，可以确保插头（PL1）和布线（W1）之间的连接的可靠性，所述连接在垂直方向。 此外，可以防止布线（W1）嵌入到层间绝缘膜（PIL）中，或者可以减少嵌入在层间绝缘膜中形成的布线的量。

公开(公告)号：WO2010143245A1

公开(公告)日：2010-12-16

申请号：PCT/JP2009/007062

申请日：2009-12-21

Applicant: パナソニック株式会社 ,  松田孝司

Inventor： 松田孝司

IPC: H01L21/768 ,  H01L21/3205 ,  H01L21/82 ,  H01L23/52

CPC classification number: H01L23/5226 ,  H01L21/76807 ,  H01L21/76895 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　ハードマスク膜（１８）における２層目配線パターンと対応する開口部（２１）と、第３のレジストパターン（２２）における１層目配線パターンと対応する開口部（２３）とが重なった領域に露出する部分の第２の層間絶縁膜（１９Ａ）に対してエッチングを行うことによって、ビア開口部（２６）を形成する。

Abstract translation: 通过蚀刻由从硬掩模膜（18）中的对应于第二层布线的开口部（21）的区域露出的第二层间绝缘膜（19A）形成通孔开口部（26） 并且与第一层布线图形相对应的位于第三抗蚀剂图案（22）中的开口部（23）彼此重叠。