公开(公告)号：WO2014005359A1

公开(公告)日：2014-01-09

申请号：PCT/CN2012/078784

申请日：2012-07-18

Applicant: 中国科学院微电子研究所 ,  尹海洲 ,  朱慧珑 ,  张珂珂

Inventor： 尹海洲 ,  朱慧珑 ,  张珂珂

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/66545 ,  H01L21/28114 ,  H01L29/1083 ,  H01L29/42376 ,  H01L29/66492 ,  H01L29/778 ,  H01L29/7833

Abstract: 公开了一种半导体器件制造方法。该方法包括：在衬底（1）上形成T型伪栅极结构（2A、2B、2C）；去除T型伪栅极结构（2A、2B、2C），留下T型栅极沟槽（2Ε）；在Τ型栅极沟槽（2Ε）中依次填充栅极绝缘层（6Α）和金属层（6B、6C），其中金属层（6B、6C）形成Τ型金属栅极结构。该方法通过形成Τ型伪栅极以及Τ型栅极沟槽，避免了后续金属栅极填充工艺中的悬挂现象以及孔洞形成，提高了器件性能。

公开(公告)号：WO2014005361A1

公开(公告)日：2014-01-09

申请号：PCT/CN2012/078839

申请日：2012-07-19

Applicant: 中国科学院微电子研究所 ,  尹海洲 ,  朱慧珑 ,  张珂珂

Inventor： 尹海洲 ,  朱慧珑 ,  张珂珂

IPC: H01L21/28 ,  H01L21/283 ,  H01L21/3213

CPC classification number: H01L21/28114 ,  H01L21/28088 ,  H01L21/31051 ,  H01L29/41783 ,  H01L29/42376 ,  H01L29/4966 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/78 ,  H01L29/7834

Abstract: 提供一种半导体器件制造方法，包括：在衬底（1）上形成T型伪栅极结构（2B/2C'）；去除T型伪栅极结构（2B/2C'），留下T型栅极沟槽（2D）；在T型栅极沟槽（2D）中填充金属层（5A，5B），形成T型金属栅极结构（5A/5B）。如此通过形成T型伪栅极以及T型栅极沟槽，避免了后续金属栅极填充工艺中的悬挂现象及孔洞形成，提高了器件性能。

公开(公告)号：WO2013185397A1

公开(公告)日：2013-12-19

申请号：PCT/CN2012/078317

申请日：2012-07-06

Applicant: 中国科学院微电子研究所 ,  朱慧珑 ,  骆志炯 ,  尹海洲 ,  梁擎擎

Inventor： 朱慧珑 ,  骆志炯 ,  尹海洲 ,  梁擎擎

IPC: H01L21/336 ,  H01L29/786 ,  H01L27/12 ,  H01L21/84

CPC classification number: H01L29/7849 ,  H01L21/0245 ,  H01L21/02513 ,  H01L21/265 ,  H01L21/30604 ,  H01L21/324 ,  H01L21/76224 ,  H01L21/76254 ,  H01L21/76283 ,  H01L29/04 ,  H01L29/0653 ,  H01L29/16 ,  H01L29/161 ,  H01L29/66242 ,  H01L29/66272 ,  H01L29/66568 ,  H01L29/66772 ,  H01L29/732 ,  H01L29/7371 ,  H01L29/78654

Abstract: 本发明提供了一种半导体结构及其制造方法，该方法包括提供衬底，在衬底上形成应力层，埋氧层，SOI层；在应力层中形成位于特定位置的应力层掺杂区；在SOI层上形成氧化物层和氮化物层，并刻蚀氮化物层、氧化物层、SOI层和埋氧层，停止于应力层上表面，形成至少暴露所述应力层掺杂区的一部分的第一沟槽；通过第一沟槽采用湿法刻蚀去除应力层掺杂区，形成空腔；向空腔中填充多晶硅并进行回刻蚀，形成应力层多晶硅区和第二沟槽；填充第二沟槽形成隔离区。本发明提供的半导体结构及其制造方法通过引入应力层以及根据器件类型设置在其中的特定位置的应力引发区，为半导体器件的沟道提供了有利应力，有助于提升半导体器件的性能。

公开(公告)号：WO2013155740A1

公开(公告)日：2013-10-24

申请号：PCT/CN2012/075309

申请日：2012-05-10

Applicant: 中国科学院微电子研究所 ,  尹海洲 ,  朱慧珑 ,  骆志炯

Inventor： 尹海洲 ,  朱慧珑 ,  骆志炯

IPC: H01L29/06 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L21/26586 ,  H01L21/266 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/0649 ,  H01L29/16 ,  H01L29/161 ,  H01L29/165 ,  H01L29/6656 ,  H01L29/66795 ,  H01L29/7842 ,  H01L29/7843 ,  H01L29/7848 ,  H01L29/7849

Abstract: 一种半导体结构，包括，半导体基体（120），所述半导体基体（120）位于绝缘层（110）上，且所述绝缘层（110）位于半导体衬底（100）上；源漏区（140），其接于所述半导体基体（120）的两个相对的第一侧面（126）；栅极（160），其位于所述半导体基体（120）的两个相对的第二侧面上（128）；绝缘塞（124），位于所述绝缘层（110）上并嵌于所述半导体基体（120）中；外延层（180），夹于所述绝缘塞（124）和所述半导体基体（120）之间。一种半导体结构的形成方法，包括：在半导体衬底（100）上形成绝缘层（110）；在绝缘层（110）上形成半导体基体（120）；在所述半导体基体（120）内形成空腔，所述空腔暴露所述半导体衬底（100）；在所述空腔中选择性外延形成外延层（180）；在所述空腔中形成绝缘塞（124）。通过形成超陡的倒掺杂阱，利于减小短沟道效应。

公开(公告)号：WO2013067720A1

公开(公告)日：2013-05-16

申请号：PCT/CN2011/082533

申请日：2011-11-21

Applicant: 中国科学院微电子研究所 ,  朱慧珑 ,  骆志炯 ,  尹海洲

Inventor： 朱慧珑 ,  骆志炯 ,  尹海洲

IPC: B82B3/00

CPC classification number: B82Y30/00 ,  B22F1/0025 ,  B82Y40/00

Abstract: 一种金属性纳米管去除方法，其中金属性纳米管（1001M）沿第一方向形成于衬底上。该方法包括：沿与第一方向交叉的第二方向，形成多个导体（1002），导体（1002）与金属性纳米管（1001M）电接触；导体（1002）上形成至少两个电压施加电极（1004a、1004b），每一电压施加电极（1004a、1004b）与数目至少为一个的相应一部分导体（1002）形成电接触；以及通过电压施加电极（1004a、1004b），向导体（1002）施加电压，其中在被施加有电压的导体（1002）中，每两个相邻导体（1002）之间建立电势差，以烧毁金属性纳米管（1001M）。

公开(公告)号：WO2013053166A1

公开(公告)日：2013-04-18

申请号：PCT/CN2011/082415

申请日：2011-11-18

Applicant: 中国科学院微电子研究所 ,  朱慧珑 ,  梁擎擎 ,  尹海洲 ,  骆志炯

Inventor： 朱慧珑 ,  梁擎擎 ,  尹海洲 ,  骆志炯

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/84 ,  H01L27/1203 ,  H01L29/66545 ,  H01L29/78648

Abstract: 提供一种MOSFET及其制造方法，MOSFET形成在SOI晶片中，且MOSFET包括：浅沟槽隔离区（17），在半导体层（13）中限定有源区；栅叠层（GS0），位于半导体层上；源区和漏区，位于半导体层中且位于栅叠层两侧；沟道区，位于半导体层中且夹在源区和漏区之间；背栅（18），位于半导体衬底（11）中；第一假栅叠层（GS1），与半导体层和浅沟槽隔离区之间的边界重叠；以及第二假栅叠层（GS2），位于浅沟槽隔离区上，其中，MOSFET还包括位于栅叠层和第一假栅叠层之间并且分别与源区和漏区电连接的导电通道（24）、以及位于第一假栅叠层和第二假栅叠层之间并且与背栅电连接的导电通道（24）。该MOSFET可以利用假栅叠层防止背栅和源/漏区之间短路的发生。

公开(公告)号：WO2013044581A1

公开(公告)日：2013-04-04

申请号：PCT/CN2012/000648

申请日：2012-05-14

Applicant: 中国科学院微电子研究所 ,  尹海洲 ,  朱慧珑 ,  骆志炯

Inventor： 尹海洲 ,  朱慧珑 ,  骆志炯

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66795 ,  H01L29/785

Abstract: 本发明提供一种半导体结构，包括衬底、半导体鳍片、栅堆叠、源/漏区以及半导体基体，其中：所述半导体鳍片位于所述半导体基体之上，且与所述半导体基体相连接，所述半导体基体的两端与所述衬底相连接；所迷栅堆叠覆盖所述半导体鳍片的中心部分、并延伸至所述衬底表面；所述源/漏区位于所述半导体鳍片的端部分；其中，位于所迷半导体鳍片两侧的衬底中具有空腔，所述空腔中具有绝缘材料。相应地，本发明还提供了一种半导体结构的制造方法。通过将半导体鳍片下方的半导体基体与位于该半导体基体下方的衬底隔离开，不但有效地减小了所述半导体鳍片下方的衬底区域，还降低了半导体器件与衬底之间的漏电流，提高了半导体器件的性能。

公开(公告)号：WO2013044430A1

公开(公告)日：2013-04-04

申请号：PCT/CN2011/002004

申请日：2011-11-30

Applicant: 中国科学院微电子研究所 ,  朱慧珑 ,  骆志炯 ,  尹海洲

Inventor： 朱慧珑 ,  骆志炯 ,  尹海洲

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7856 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/7851

Abstract: 提供一种制作鳍式场效应晶体管（FinFET）的方法，包括：提供Si半导体衬底（1000）、在Si半导体衬底（1000）上的SiGe层（1005）以及在SiGe层（1005）上的Si层（1010），其中SiGe层（1005）与衬底（1000）晶格匹配；图案化Si层（1010）和SiGe层（1005），以形成Fin结构（1015）；在Fin结构（1015）的顶部和两侧形成栅堆叠（1052）以及围绕栅堆叠（1052）的间隔侧墙（1053）；以间隔侧墙（1053）为掩膜，去除Si层（1010）的、在间隔侧墙（1053）外侧的部分，从而留下Si层（1010）的、在间隔侧墙（1053）内侧的部分；去除SiGe层（1005）的、图案化后剩余的部分，以形成空隙（1055）；在空隙（1055）中形成绝缘基体（1065）；以及外延应力源漏区，其位于Fin结构（1015）和绝缘基体（1065）的两侧。还提供一种半导体结构。鳍式场效应晶体管具有与使用SOI制作的鳍式场效应晶体管一样良好的对器件宽度和阈值以下泄漏的控制的性能。

公开(公告)号：WO2013033956A1

公开(公告)日：2013-03-14

申请号：PCT/CN2011/082930

申请日：2011-11-25

Applicant: 中国科学院微电子研究所 ,  朱慧珑 ,  骆志炯 ,  尹海洲

Inventor： 朱慧珑 ,  骆志炯 ,  尹海洲

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/66795 ,  H01L21/823431

Abstract: 提供了一种半导体器件及其制造方法。该半导体器件包括：半导体层（1000）；对所述半导体层构图形成的鳍片（1001）；以及跨于所述鳍片上的栅堆叠（1002），其中所述鳍片在底部包括掺杂的阻挡区（1004）。该半导体器件，通过所述阻挡区，可以有利地防止鳍片底部的漏电流。

公开(公告)号：WO2013033952A1

公开(公告)日：2013-03-14

申请号：PCT/CN2011/082399

申请日：2011-11-18

Applicant: 中国科学院微电子研究所 ,  朱慧珑 ,  尹海洲 ,  骆志炯

Inventor： 朱慧珑 ,  尹海洲 ,  骆志炯

IPC: H01L27/088 ,  H01L21/8234

CPC classification number: H01L21/845 ,  H01L27/1211

Abstract: 一种半导体器件及其制造方法。所述半导体器件包括：由多个半导体子层（2、3-1/2、4-1/2、5-1/2）构成的半导体层；在所述半导体层中接于所述半导体层形成的多个鳍片（5-1；3-2、4-2、5-2），其中至少两个鳍片（5-1；3-2、4-2、5-2）分别包括不同数目的半导体子层（2、3-1/2、4-1/2、5-1/2），且具有不同的高度。因此，能够在同一晶片上集成具有不同尺寸的多个半导体器件，并提供具有不同驱动能力的器件。