公开(公告)号：WO2016136255A1

公开(公告)日：2016-09-01

申请号：PCT/JP2016/000989

申请日：2016-02-24

Applicant: 株式会社アルバック

Inventor： 浅川　慶一郎 ,  濱口　純一 ,  園田　和広 ,  沼田　幸展 ,  小風　豊

IPC: H01L21/3065 ,  C23C14/00 ,  C23C14/58 ,  H01L21/285 ,  H01L21/768 ,  H05H1/24 ,  H05H1/46

CPC classification number: H01L21/76867 ,  C23C14/046 ,  C23C14/165 ,  C23C14/185 ,  C23C14/3407 ,  C23C14/5826 ,  H01J37/32036 ,  H01J37/32366 ,  H01J37/32403 ,  H01J37/32477 ,  H01J37/32513 ,  H01J37/32623 ,  H01J37/3408 ,  H01J37/3426 ,  H01J37/3476 ,  H01J2237/334 ,  H01L21/2855 ,  H01L21/76843 ,  H01L21/76865

Abstract: 　エッチング処理時に基板エッジ部に負電荷が集中することを防止することで、高アスペクト比のホール内面にカバレッジよく薄膜を成膜できる成膜装置を提供する。　ターゲット２１が配置される真空チャンバ１と、真空チャンバ内で基板Ｗを保持するステージ４と、ターゲットに所定の電力を投入する第１電源Ｅ１と、ステージに交流電力を投入する第２電療Ｅ２とを備え、第１電源によりターゲットに電力投入してターゲットをスパッタリングする成膜処理と、第２電源によりステージに交流電力を投入して基板に成膜された薄膜をエッチングするエッチング処理とを行い得る本発明の成膜装置ＳＭは、基板の周囲に防着板７ｃが配置され、ステージで保持される基板の成膜面側を上とし、基板に近接する防着板の部分７１が基板上面と同等の平面上に位置する成膜位置と、この防着板の部分が基板上面から上方に位置するエッチング位置との間でシールドを上下動する駆動手段８を備える。

Abstract translation: 本发明提供一种成膜装置，其能够防止蚀刻时的基板边缘的负电荷浓集，从而在具有优异的覆盖率的高纵横比孔的内表面上形成薄膜。 根据本发明的成膜装置SM包括：放置有靶21的真空室1; 在真空室中保持基板W的台架4; 向目标提供预定功率的第一电源E1; 以及向该台提供交流电力的第二电源E2，所述成膜装置能够通过使用所述第一电源对所述靶进行溅射以进行成膜以向所述靶提供电力，以及蚀刻蚀刻形成在所述靶上的薄膜 该基板通过使用第二电源向该台提供AC电力。 在成膜装置中，在基板的周围设置防粘接板7c，由台架保持的基板的成膜面侧为上侧，设有驱动装置8，其将屏蔽件上下移动 附着防止板的与基板相邻的部分71位于与基板的上表面齐平的平面上的成膜位置以及粘附防止板的一部分位于上方的蚀刻位置 基板的表面。

公开(公告)号：WO2010008703A2

公开(公告)日：2010-01-21

申请号：PCT/US2009046681

申请日：2009-06-09

Applicant: INTEL CORP ,  LAVOIE ADRIEN R

Inventor： LAVOIE ADRIEN R

IPC: H01L21/208 ,  H01L21/288

CPC classification number: H01L21/76843 ,  C23C18/00 ,  C23C18/1204 ,  H01L21/288 ,  H01L21/76867

Abstract: Methods and associated structures of forming a microelectronic structure are described. Those methods may comprise dissolving a metal precursor in a non-aqueous solvent in a bath; placing a substrate comprising an interconnect opening in the bath, wherein the metal precursor forms a monolayer within the interconnect opening; and placing the substrate in a coreactant mixture, wherein the coreactant reacts with the metal precursor to form a thin barrier monolayer.

Abstract translation: 描述了形成微电子结构的方法和相关结构。 这些方法可以包括将金属前体溶解在非水溶剂中的浴中; 将包括互连开口的基底放置在所述浴中，其中所述金属前体在所述互连开口内形成单层; 并将所述底物置于共反应混合物中，其中所述共反应物与所述金属前体反应以形成薄的屏障单层。

公开(公告)号：WO2010007951A1

公开(公告)日：2010-01-21

申请号：PCT/JP2009/062618

申请日：2009-07-10

Applicant: 株式会社神戸製鋼所 ,  大西 隆 ,  水野 雅夫 ,  伊藤 弘高 ,  小濱 和之 ,  伊藤 和博 ,  着本 享 ,  村上 正紀

Inventor： 大西　隆 ,  水野　雅夫 ,  伊藤　弘高 ,  小濱　和之 ,  伊藤　和博 ,  着本　享 ,  村上　正紀

IPC: H01L21/3205 ,  H01L23/52

CPC classification number: H01L21/76843 ,  H01L21/2855 ,  H01L21/76867 ,  H01L23/53238 ,  H01L23/5329 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　本発明は、絶縁膜とＣｕ配線の界面に、Ｃｕ配線の電気抵抗率を高めることなく、ＴｉＯ ２ 層とは異なるバリア層を形成した半導体配線を提供する。本発明は、半導体基板上の絶縁膜に設けられた凹部に、Ｔｉを含有するＣｕ配線が埋め込まれた半導体配線であり、前記絶縁膜と前記Ｃｕ配線の間にはＴｉＣ層が形成される。前記絶縁膜は、ＳｉＣＯまたはＳｉＣＮであるとよい。前記ＴｉＣ層の厚みは、３～３０ｎｍであるとよい。

Abstract translation: 提供一种半导体布线，其中在不增加Cu布线的电阻率的情况下，在绝缘膜和Cu布线之间的界面上形成不同于TiO 2层的阻挡层。 在半导体布线中，将包含Ti的Cu布线嵌入在半导体基板上布置在绝缘膜上的凹部中，并且在绝缘膜和Cu布线之间形成TiC层。 绝缘膜优选由SiCO或SiCN构成。 TiC层的厚度优选为3-30nm。

公开(公告)号：WO2009107205A1

公开(公告)日：2009-09-03

申请号：PCT/JP2008/053392

申请日：2008-02-27

Applicant: 富士通マイクロエレクトロニクス株式会社 ,  大塚 信幸 ,  清水 紀嘉

Inventor： 大塚 信幸 ,  清水 紀嘉

IPC: H01L21/3205 ,  H01L23/52

CPC classification number: H01L21/76843 ,  H01L21/28556 ,  H01L21/76807 ,  H01L21/76844 ,  H01L21/76846 ,  H01L21/76855 ,  H01L21/76867 ,  H01L21/76873 ,  H01L23/485 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　半導体基板１０上に形成された第１の導電体４４と、半導体基板上及び第１の導電体上に形成され、第１の導電体に達する開口部５８が形成された絶縁膜４７、５０と、開口部内に形成されたＺｒを含む化合物より成る第１の膜６０と、開口部内における第１の膜上に形成されたＭｎを含む酸化物より成る第２の膜６２と、開口部内に埋め込まれたＣｕを含む第２の導電体７０とを有している。膜厚を薄く設定した場合であっても密着性を十分に確保し得る第１の膜と、膜厚を薄く設定した場合であってもＣｕの拡散を十分に防止し得る第２の膜とにより、下地膜が構成されているため、密着性やバリア性を損なうことなく下地膜の膜厚を極めて薄く設定することができ、信頼性を損なうことなく導体プラグや配線を微細化することができる。

Abstract translation: 半导体器件包括形成在半导体衬底（10）上的第一导体（44），形成在半导体衬底上的绝缘膜（47,50）和第一导体，并且其中到达第一导体的开口（58） 形成有形成在所述开口部的由含有Zr的化合物构成的第一膜（60），形成在所述开口部的所述第一膜上的由含有Mn的氧化物构成的第二膜（62）和第二导体（70），所述第二膜 嵌入开口并含有Cu。 由于即使在膜厚设定薄的情况下也可以完全确保粘合性的第一膜和即使在设定膜厚的情况下也可以完全防止Cu的扩散的第二膜的基膜 可以使基膜的膜厚变得非常薄，而不会使粘合性和阻隔性变差，并且可以使导体插塞和布线小型化，而不会恶化可靠性。

公开(公告)号：WO2009098745A1

公开(公告)日：2009-08-13

申请号：PCT/JP2008/003584

申请日：2008-12-04

Applicant: パナソニック株式会社 ,  矢野尚

Inventor： 矢野尚

IPC: H01L21/3205 ,  H01L23/52

CPC classification number: H01L23/53238 ,  H01L21/76825 ,  H01L21/76829 ,  H01L21/7684 ,  H01L21/76849 ,  H01L21/76859 ,  H01L21/76867 ,  H01L21/76886 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　基板上に形成された層間絶縁膜１内上部に配線溝２を形成する工程（ａ）と、工程（ａ）の後に、配線溝２内及び層間絶縁膜１上にバリアメタル膜３を形成する工程（ｂ）と、工程（ｂ）の後に、配線溝２内に銅５を埋め込み、配線を形成する工程（ｃ）と、工程（ｃ）の後に、Ｓｉ及びＮを層間絶縁膜１及び配線に注入する工程（ｄ）と、工程（ｄ）の後に、層間絶縁膜１上のバリアメタル膜３を除去する工程（ｅ）とを有する。

Abstract translation: 制造半导体器件的方法具有在形成于基板上的层间绝缘膜（1）的上部形成配线槽（2）的工序（a） 在步骤（a）之后在布线槽（2）和层间绝缘膜（1）上形成阻挡金属膜（3）的步骤（b）; 在步骤（b）之后通过在布线槽（2）中嵌入铜（5）形成布线的步骤（c）; 在层间绝缘膜（1）中注入Si和N的步骤（d）和步骤（c）之后的布线; 以及在步骤（d）之后去除层间绝缘膜（1）上的阻挡金属膜（3）的步骤（e）。

公开(公告)号：WO2007092529A8

公开(公告)日：2008-09-25

申请号：PCT/US2007003315

申请日：2007-02-07

Applicant: VARIAN SEMICONDUCTOR EQUIPMENT ,  NUNAN PETER D ,  EROKHIN YURI

Inventor： NUNAN PETER D ,  EROKHIN YURI

IPC: C23C18/28 ,  C23C14/04 ,  C23C14/48 ,  C23C18/30 ,  H01L29/00

CPC classification number: C23C18/1608 ,  C23C18/1879 ,  C23C18/32 ,  C23C18/38 ,  C23C18/48 ,  H01L21/28568 ,  H01L21/32051 ,  H01L21/76867 ,  H01L21/76874 ,  H01L21/76879

Abstract: Techniques for deposition metallic films (150) using ion implantation surface modification for catalysis of electroless deposition are disclosed. In one particular exemplary embodiment, the techniques may be realized as a method for depositing a metallic film (150). The method may comprise depositing a catalyzing material on a structure (100), wherein the structure (100) comprises a substrate (1 10), a dielectric layer (120) on the substrate ( 1 10), and a resist layer (130) on the dielectric layer (120), wherein the dielectric layer (120) and the resist layer (130 have one or more openings (140). The method may also comprise stripping the resist layer (130). The method may further comprise depositing a metallic film (150) on the catalyzing material in the one or more openings (140) of the structure (100) to fill the one or more openings (140).

Abstract translation: 公开了使用离子注入表面修饰用于无电沉积催化的沉积金属膜（150）的技术。 在一个特定的示例性实施例中，可以将这些技术实现为用于沉积金属膜（150）的方法。 该方法可以包括在结构（100）上沉积催化材料，其中所述结构（100）包括基底（110），所述基底（110）上的介电层（120）和抗蚀剂层（130） 在电介质层（120）上，其中电介质层（120）和抗蚀剂层（130）具有一个或多个开口（140），该方法还可以包括剥离抗蚀剂层（130），该方法还可以包括： 在所述结构（100）的一个或多个开口（140）中的催化材料上的金属膜（150）以填充所述一个或多个开口（140）。

公开(公告)号：WO2008078649A1

公开(公告)日：2008-07-03

申请号：PCT/JP2007/074543

申请日：2007-12-20

Applicant: 日本電気株式会社 ,  植木 誠 ,  山本 博規 ,  林 喜宏 ,  伊藤 文則 ,  福本 能之

Inventor： 植木 誠 ,  山本 博規 ,  林 喜宏 ,  伊藤 文則 ,  福本 能之

IPC: H01L21/768 ,  H01L21/312 ,  H01L23/522

CPC classification number: H01L21/31633 ,  C23C16/30 ,  H01L21/02126 ,  H01L21/02164 ,  H01L21/02167 ,  H01L21/0217 ,  H01L21/022 ,  H01L21/02203 ,  H01L21/02216 ,  H01L21/02274 ,  H01L21/3122 ,  H01L21/31695 ,  H01L21/76807 ,  H01L21/76832 ,  H01L21/76834 ,  H01L21/76835 ,  H01L21/76849 ,  H01L21/76856 ,  H01L21/76867 ,  H01L21/76883 ,  H01L21/76886 ,  H01L23/53238 ,  H01L23/5329 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 【課題】　配線の信頼性劣化を抑制し、配線の実効誘電率を低減する。 【解決手段】　半導体装置の銅含有配線がバリア絶縁膜で被覆されており、前記バリア絶縁膜が、不飽和炭化水素とアモルファスカーボンとを含む有機シリカの成分を含有するものである。前記銅含有配線を、不飽和炭化水素とアモルファスカーボンを含む有機シリカ構造のバリア絶縁膜で被覆する。したがって、本発明によれば、銅含有配線の信頼性を劣化させることなく、配線間容量を低減でき、そのため、高速、低消費電力なＬＳＩを実現できる。

Abstract translation: 本发明旨在抑制布线的可靠性的劣化并降低布线的有效介电常数。 具体公开了一种半导体器件，其中含铜布线被阻挡绝缘膜覆盖，并且阻挡绝缘膜含有含有不饱和烃和无定形碳的有机二氧化硅成分。 也就是说，含有铜的布线被具有含有不饱和烃和无定形碳的有机二氧化硅结构的阻隔绝缘膜覆盖。 因此，在不劣化含铜布线的可靠性的情况下降低线间电容，从而实现低功耗的高速LSI。

公开(公告)号：WO2007092529A3

公开(公告)日：2008-04-03

申请号：PCT/US2007003315

申请日：2007-02-07

Applicant: VARIAN SEMICONDUCTOR EQUIPMENT

Inventor： NUNAN PETER D

IPC: C23C18/28 ,  C23C14/04 ,  C23C14/48 ,  C23C18/30 ,  H01L29/00

CPC classification number: C23C18/1608 ,  C23C18/1879 ,  C23C18/32 ,  C23C18/38 ,  C23C18/48 ,  H01L21/28568 ,  H01L21/32051 ,  H01L21/76867 ,  H01L21/76874 ,  H01L21/76879

Abstract: Techniques for deposition metallic films (150) using ion implantation surface modification for catalysis of electroless deposition are disclosed. In one particular exemplary embodiment, the techniques may be realized as a method for depositing a metallic film (150). The method may comprise depositing a catalyzing material on a structure (100), wherein the structure (100) comprises a substrate (1 10), a dielectric layer (120) on the substrate ( 1 10), and a resist layer (130) on the dielectric layer (120), wherein the dielectric layer (120) and the resist layer (130 have one or more openings (140). The method may also comprise stripping the resist layer (130). The method may further comprise depositing a metallic film (150) on the catalyzing material in the one or more openings (140) of the structure (100) to fill the one or more openings (140).

Abstract translation: 公开了使用离子注入表面改性来沉积用于催化无电沉积的金属膜（150）的技术。 在一个特定的示例性实施例中，可以将这些技术实现为用于沉积金属膜（150）的方法。 该方法可以包括在结构（100）上沉积催化材料，其中该结构（100）包括衬底（110），衬底（110）上的电介质层（120）和抗蚀剂层（130） 其特征在于，所述方法还包括剥离所述抗蚀剂层（130），所述方法还包括在所述介电层（120）上沉积电介质层（120）和所述抗蚀剂层（130） 在所述结构（100）的所述一个或多个开口（140）中的所述催化材料上沉积金属膜（150）以填充所述一个或多个开口（140）。

公开(公告)号：WO2008013516A3

公开(公告)日：2008-03-20

申请号：PCT/US2006018805

申请日：2006-05-15

Applicant: CAMBRIOS TECHNOLOGIES CORP ,  DAI HAIXIA ,  PAKBAZ HASH ,  SPAID MICHAEL ,  NIKIFOROV THEO

Inventor： DAI HAIXIA ,  PAKBAZ HASH ,  SPAID MICHAEL ,  NIKIFOROV THEO

IPC: H01L21/768

CPC classification number: C23C18/1608 ,  B82Y30/00 ,  C23C18/1844 ,  C23C18/50 ,  H01L21/288 ,  H01L21/76814 ,  H01L21/76843 ,  H01L21/76849 ,  H01L21/7685 ,  H01L21/76861 ,  H01L21/76864 ,  H01L21/76867 ,  H01L21/76868 ,  H01L21/76871 ,  H01L21/76874 ,  H01L21/76879

Abstract: A seed layer is formed on a substrate using a first biological agent. The seed layer may comprise densified nanoparticles which are bound to the biological agent. The seed layer is then used for a deposition of a metal layer, such as a barrier layer, an interconnect layer, a cap layer and/or a bus line for a solid state device.

Abstract translation: 使用第一生物试剂在基材上形成种子层。 种子层可以包含与生物制剂结合的致密化纳米颗粒。 然后种子层用于沉积用于固态器件的金属层，例如阻挡层，互连层，盖层和/或总线。

公开(公告)号：WO2008010371A1

公开(公告)日：2008-01-24

申请号：PCT/JP2007/062140

申请日：2007-06-15

Applicant: 東京エレクトロン株式会社 ,  小島 康彦 ,  池田 太郎 ,  波多野 達夫

Inventor： 小島 康彦 ,  池田 太郎 ,  波多野 達夫

IPC: H01L21/3205 ,  H01L21/28 ,  H01L21/285 ,  H01L23/52

CPC classification number: H01L21/28556 ,  C23C16/0281 ,  C23C16/18 ,  H01L21/76843 ,  H01L21/76855 ,  H01L21/76858 ,  H01L21/76867 ,  H01L21/76877

Abstract: 　有機不純物層の形成を抑え、且つ銅膜と下地となる金属との密着性のよい半導体装置を製造する。 　チタン等の酸化傾向の高い金属からなるバリアメタル層１３（下地膜）が被覆された基板（ウエハＷ）が処理容器内に載置される。水蒸気の供給開始と同時またはその後、銅の有機化合物（例えばＣｕ（ｈｆａｃ）ＴＭＶＳ）からなる原料ガスが供給されて、水蒸気により酸化物層１３ａが形成されたバリアメタル層１３の表面に銅膜が成膜される。次いで、このウエハＷに熱処理を施して、酸化物層１３ａを、バリアメタル層１３を構成する金属と銅との合金層１３ｂに変換する。

Abstract translation: 制造抑制有机杂质层的形成并且对铜膜和作为基底的金属具有优异的粘附性的半导体器件。 在处理室中放置涂覆有由氧化倾向高的金属构成的阻挡金属层（13）（基膜）的基板（晶片（W）），例如钛。 在开始供给水蒸气之后，供给由铜的有机化合物（例如Cu（hfac）TMVS）构成的原料气体，在阻挡金属层的表面上形成铜膜 （13），由此氧化物层（13a）由水蒸气形成。 然后，对晶片（W）进行热处理，将氧化物层（13a）转换成构成阻挡金属层（13）的金属和铜的合金层（13b）。