公开(公告)号：US20080023750A1

公开(公告)日：2008-01-31

申请号：US11461428

申请日：2006-07-31

申请人： Lei Xue ,  Rinji Sugino ,  YouSeok Suh ,  Hidehiko Shiraiwa ,  Meng Ding ,  Shenqing Fang ,  Joong Jeon

发明人： Lei Xue ,  Rinji Sugino ,  YouSeok Suh ,  Hidehiko Shiraiwa ,  Meng Ding ,  Shenqing Fang ,  Joong Jeon

IPC分类号： H01L29/788

CPC分类号： H01L21/28282 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/4234 ,  H01L29/513

摘要： A memory cell system is provided including forming a first insulator layer over a semiconductor substrate, forming a charge trap layer over the first insulator layer, forming a second insulator layer over the charge trap layer, forming a top blocking intermediate layer over the second insulator layer, and forming a contact layer over the top blocking intermediate layer.

摘要翻译： 提供一种存储单元系统，包括在半导体衬底上形成第一绝缘体层，在第一绝缘体层上形成电荷陷阱层，在电荷陷阱层上形成第二绝缘体层，在第二绝缘体层上形成顶部阻挡中间层 并且在顶部阻挡中间层上形成接触层。

公开(公告)号：US09412598B2

公开(公告)日：2016-08-09

申请号：US12973756

申请日：2010-12-20

申请人： Shenqing Fang ,  Tung-Sheng Chen

发明人： Shenqing Fang ,  Tung-Sheng Chen

IPC分类号： H01L21/336 ,  H01L21/3105 ,  H01L21/321 ,  H01L29/792 ,  H01L21/28 ,  H01L27/115 ,  H01L29/51

CPC分类号： H01L21/28282 ,  H01L21/28202 ,  H01L27/11568 ,  H01L29/518

摘要： Embodiments of the present technology are directed toward gate sidewall engineering of field effect transistors. The techniques include formation of a blocking dielectric region and nitridation of a surface thereof. After nitridation of the blocking dielectric region, a gate region is formed thereon and the sidewalls of the gate region are oxidized to round off gate sharp corners and reduce the electrical field at the gate corners.

摘要翻译： 本技术的实施例针对场效应晶体管的栅极侧壁工程。 这些技术包括形成阻挡电介质区域和其表面的氮化。 在阻挡电介质区域的氮化之后，在其上形成栅极区域，并且栅极区域的侧壁被氧化以围绕栅极尖锐拐角并减小栅极拐角处的电场。

公开(公告)号：US08487373B2

公开(公告)日：2013-07-16

申请号：US12432441

申请日：2009-04-29

申请人： Shenqing Fang ,  Gang Xue ,  Wenmei Li ,  Inkuk Kang

发明人： Shenqing Fang ,  Gang Xue ,  Wenmei Li ,  Inkuk Kang

IPC分类号： H01L21/331

CPC分类号： H01L29/792 ,  H01L27/11568 ,  H01L29/42352

摘要： Methods for forming a memory cell are disclosed. A method includes forming a source-drain structure in a semiconductor substrate where the source-drain structure includes a rounded top surface and sidewall surfaces. An oxide layer is formed on the top and sidewall surfaces of the source-drain structure. The thickness of the portion of the oxide layer that is formed on the top surface of the source-drain structure is greater than the thickness of the portion of the oxide layer that is formed on the sidewall surfaces of the source-drain structure.

摘要翻译： 公开了形成存储单元的方法。 一种方法包括在半导体衬底中形成源极 - 漏极结构，其中源极 - 漏极结构包括圆顶顶表面和侧壁表面。 在源极 - 漏极结构的顶壁和侧壁表面上形成氧化物层。 形成在源极 - 漏极结构的顶表面上的氧化物层的部分的厚度大于在源极 - 漏极结构的侧壁表面上形成的氧化物层的部分的厚度。

公开(公告)号：US08461053B2

公开(公告)日：2013-06-11

申请号：US12971818

申请日：2010-12-17

申请人： Tung-Sheng Chen ,  Shenqing Fang

发明人： Tung-Sheng Chen ,  Shenqing Fang

IPC分类号： H01L21/302

CPC分类号： H01L21/302 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139 ,  H01L27/11519 ,  H01L27/11524 ,  H01L27/11565 ,  H01L27/1157

摘要： A method for double patterning is disclosed. In one embodiment the formation a pair of select gate wordlines on either side of a plurality of core wordlines begins by placing a spacer pattern around edges of a photoresist pattern is disclosed. The photoresist pattern is stripped away leaving the spacer pattern. A trim mask is placed over a portion of the spacer pattern. Portions of the spacer pattern are etched away that are not covered by the trim mask. The trim mask is removed, wherein first remaining portions of the spacer pattern define a plurality of core wordlines. A pad mask is placed such that the pad mask and second remaining portions of the spacer pattern define a select gate wordline on either side of the plurality of core wordlines. Finally at least one pattern transfer layer is etched through using the mad mask and the first and second remaining portions of the spacer pattern to etch the select gate wordlines and the plurality of core wordlines into a poly silicon layer.

摘要翻译： 公开了一种用于双重图案化的方法。 在一个实施例中，通过在光致抗蚀剂图案的边缘周围放置间隔图案来开始在多个核心字线的任一侧上形成一对选择栅极字线。 将光致抗蚀剂图案剥离留下间隔图案。 修剪掩模放置在间隔图案的一部分上。 间隔图案的部分被蚀刻掉，不被修剪掩模覆盖。 去除修剪掩模，其中间隔图案的第一剩余部分限定多个核心字线。 放置焊盘掩模，使得焊盘掩模和间隔物图案的第二剩余部分在多个核心字线的任一侧上限定选择栅极字线。 最后，通过使用激光掩模和间隔物图案的第一和第二剩余部分来蚀刻至少一个图案转印层，以将选择栅极字线和多个核心字线蚀刻成多晶硅层。

公开(公告)号：US08441041B2

公开(公告)日：2013-05-14

申请号：US12943679

申请日：2010-11-10

申请人： Shenqing Fang ,  Wenmei Li

发明人： Shenqing Fang ,  Wenmei Li

IPC分类号： H01L23/48

CPC分类号： H01L23/522 ,  H01L21/76816 ,  H01L23/485 ,  H01L27/1052 ,  H01L27/11529 ,  H01L27/11531 ,  H01L2924/0002 ,  H01L2924/00

摘要： An integrated circuit memory device, in one embodiment, includes a substrate and first and second inter-level dielectric layers successively disposed on the substrate. One or more contacts in the peripheral extend through the first inter-level dielectric layer to respective components. One or more vias and a plurality of dummy vias extend through the second inter-level dielectric layer in the peripheral area. Each of the one or more peripheral vias extend to a respective peripheral contact. The peripheral dummy vias are located proximate the peripheral vias.

摘要翻译： 在一个实施例中，集成电路存储器件包括衬底和连续地设置在衬底上的第一和第二级间介电层。 外围设备中的一个或多个触点延伸穿过第一层间电介质层到相应的部件。 一个或多个通孔和多个虚拟通孔延伸穿过周边区域中的第二层间电介质层。 一个或多个外围通孔中的每一个延伸到相应的外围触点。 外围的虚拟通孔位于外围通孔附近。

公开(公告)号：US08367537B2

公开(公告)日：2013-02-05

申请号：US11801823

申请日：2007-05-10

申请人： Meng Ding ,  YouSeok Suh ,  Shenqing Fang ,  Kuo-Tung Chang

发明人： Meng Ding ,  YouSeok Suh ,  Shenqing Fang ,  Kuo-Tung Chang

IPC分类号： H01L21/283

CPC分类号： H01L29/788 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/762 ,  H01L21/76224 ,  H01L27/0207 ,  H01L27/115 ,  H01L27/11521 ,  H01L27/11568 ,  H01L29/42324 ,  H01L29/4234 ,  H01L29/792

摘要： An embodiment of the present invention is directed to a method of forming a memory cell. The method includes etching a trench in a substrate and filling the trench with an oxide to form a shallow trench isolation (STI) region. A portion of an active region of the substrate that comes in contact with the STI region forms a bitline-STI edge. The method further includes forming a gate structure over the active region of the substrate and over the STI region. The gate structure has a first width substantially over the center of the active region of the substrate and a second width substantially over the bitline-STI edge, and the second width is greater than the first width.

摘要翻译： 本发明的实施例涉及一种形成存储单元的方法。 该方法包括蚀刻衬底中的沟槽并用氧化物填充沟槽以形成浅沟槽隔离（STI）区域。 与STI区域接触的衬底的有源区域的一部分形成位线STI边缘。 该方法还包括在衬底的有源区上方和STI区上形成栅极结构。 栅极结构具有基本上在衬底的有源区域的中心上方的第一宽度和基本上位于STI边缘的第二宽度，并且第二宽度大于第一宽度。

公开(公告)号：US08208296B2

公开(公告)日：2012-06-26

申请号：US12706710

申请日：2010-02-16

申请人： Timothy Thurgate ,  Shenqing Fang ,  Kuo Tung Chang ,  Youseok Suh

发明人： Timothy Thurgate ,  Shenqing Fang ,  Kuo Tung Chang ,  Youseok Suh

IPC分类号： G11C11/34

CPC分类号： H01L29/792 ,  H01L21/28282 ,  H01L27/11568 ,  H01L29/66833

摘要： A method and apparatus for storing information is provided. A core region of memory includes a semiconductor layer, at least one shallow trench, an insulator, and a charge-trapping layer. The semiconductor layer includes at least one source/drain region, and the insulator disposed above the source/drain region. The charge trapping layer is within the insulator, and the charge trapping layer is above the entire width of the source/drain region, and extends at least one angstrom beyond the width of the source/drain region, so that a portion the charge trapping layer extends into at least one shallow trench.

摘要翻译： 提供了一种用于存储信息的方法和装置。 存储器的核心区域包括半导体层，至少一个浅沟槽，绝缘体和电荷俘获层。 半导体层包括至少一个源极/漏极区域，以及设置在源极/漏极区域上方的绝缘体。 电荷捕获层在绝缘体内，并且电荷捕获层高于源/漏区的整个宽度，并且延伸超过源极/漏极区的宽度至少一埃，使得电荷捕获层 延伸到至少一个浅沟槽中。

公开(公告)号：US20100230743A1

公开(公告)日：2010-09-16

申请号：US12788177

申请日：2010-05-26

申请人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillip Jones ,  Mark Chang ,  Minh-Van Ngo

发明人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillip Jones ,  Mark Chang ,  Minh-Van Ngo

IPC分类号： H01L29/792

CPC分类号： H01L21/28282 ,  H01L27/11568

摘要： A method for fabricating a memory device with a self-aligned trap layer which is optimized for scaling is disclosed. In the present invention, a non-conformal film is deposited over the charge trapping layer to form a thick film on top of the core source/drain region and a pinch off and a void or a narrow channel at the top of the STI trench. An etch is performed on the non-conformal film to open pinch-off or widen the narrow channel in the non-conformal. The trapping layer is then completely or partially etched between the core cells. The non-conformal film is removed. And a top oxide is formed. The top oxide converts the remaining trap layer to oxide if the trapping layer is partially etched and thus isolate the trap layer.

摘要翻译： 公开了一种用于制造具有自对准陷阱层的存储器件的方法，其被优化用于缩放。 在本发明中，在电荷俘获层上沉积非保形膜，以在芯源极/漏极区域的顶部形成厚膜，并在STI沟槽顶部形成夹断和空隙或窄通道。 在非保形膜上进行蚀刻以打开夹断或在非保形状态下加宽窄通道。 然后在核心单元之间完全或部分蚀刻捕获层。 去除非保形膜。 并形成顶部氧化物。 如果捕获层被部分蚀刻，则顶部氧化物将剩余的陷阱层转化为氧化物，并且因此隔离陷阱层。

公开(公告)号：US07732276B2

公开(公告)日：2010-06-08

申请号：US11796582

申请日：2007-04-26

申请人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillip Jones ,  Mark Chang ,  Minh-Van Ngo

发明人： Shenqing Fang ,  Jihwan Choi ,  Calvin Gabriel ,  Fei Wang ,  Angela Hui ,  Alexander Nickel ,  Zubin Patel ,  Phillip Jones ,  Mark Chang ,  Minh-Van Ngo

IPC分类号： H01L21/336

CPC分类号： H01L21/28282 ,  H01L27/11568

摘要： A method for fabricating a memory device with a self-aligned trap layer which is optimized for scaling is disclosed. In the present invention, a non-conformal film is deposited over the charge trapping layer to form a thick film on top of the core source/drain region and a pinch off and a void or a narrow channel at the top of the STI trench. An etch is performed on the non-conformal film to open pinch-off or widen the narrow channel in the non-conformal. The trapping layer is then completely or partially etched between the core cells. The non-conformal film is removed. And a top oxide is formed. The top oxide converts the remaining trap layer to oxide if the trapping layer is partially etched and thus isolate the trap layer.

摘要翻译： 公开了一种用于制造具有自对准陷阱层的存储器件的方法，其被优化用于缩放。 在本发明中，在电荷俘获层上沉积非保形膜，以在芯源极/漏极区域的顶部形成厚膜，并在STI沟槽顶部形成夹断和空隙或窄通道。 在非保形膜上进行蚀刻以打开夹断或在非保形状态下加宽窄通道。 然后在核心单元之间完全或部分蚀刻捕获层。 去除非保形膜。 并形成顶部氧化物。 如果捕获层被部分蚀刻，则顶部氧化物将剩余的陷阱层转化为氧化物，并且因此隔离陷阱层。

公开(公告)号：US20090101963A1

公开(公告)日：2009-04-23

申请号：US11873822

申请日：2007-10-17

申请人： Minghao Shen ,  Shenqing Fang ,  Wai Lo ,  Christie R.K. Marrian ,  Chungho Lee ,  Ning Cheng ,  Fred Cheung ,  Huaqiang Wu

发明人： Minghao Shen ,  Shenqing Fang ,  Wai Lo ,  Christie R.K. Marrian ,  Chungho Lee ,  Ning Cheng ,  Fred Cheung ,  Huaqiang Wu

IPC分类号： H01L29/792 ,  H01L21/336

CPC分类号： H01L29/7923 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/42344

摘要： Methods of forming a memory cell containing two split sub-lithographic charge storage nodes on a semiconductor substrate are provided. The methods can involve forming two split sub-lithographic charge storage nodes by using spacer formation techniques. By removing exposed portions of a first poly layer while leaving portions of the first poly layer protected by the spacers, the method can provide two split sub-lithographic first poly gates. Further, by removing exposed portions of a charge storage layer while leaving portions of the charge storage layer protected by the two split sub-lithographic first poly gates, the method can provide two split, narrow portions of the charge storage layer, which subsequently form two split sub-lithographic charge storage nodes.

摘要翻译： 提供了在半导体衬底上形成包含两个分开的次光刻电荷存储节点的存储单元的方法。 这些方法可以包括通过使用间隔物形成技术形成两个分裂的亚光刻电荷存储节点。 通过去除第一多晶硅层的暴露部分，同时留下被间隔物保护的第一多晶硅层的部分，该方法可以提供两个分裂的次光刻的第一多晶硅栅极。 此外，通过去除电荷存储层的暴露部分，同时保留由两个分割子光刻第一多晶硅栅极保护的电荷存储层的部分，该方法可以提供电荷存储层的两个分开的窄部分，其随后形成两个 拆分次光刻电荷存储节点。