公开(公告)号：US07176571B2

公开(公告)日：2007-02-13

申请号：US10753637

申请日：2004-01-08

申请人： Yi-Lung Cheng ,  Ying-Lung Wang

发明人： Yi-Lung Cheng ,  Ying-Lung Wang

IPC分类号： H01L23/48 ,  H01L23/52 ,  H01L29/40

CPC分类号： H01L21/76832 ,  H01L21/76807 ,  H01L21/76826

摘要： A method for forming a composite barrier layer that also functions as an etch stop in a damascene process is disclosed. A SiC layer is deposited on a substrate in a CVD process chamber followed by deposition of a silicon nitride layer to complete the composite barrier layer. The SiC layer exhibits excellent adhesion to a copper layer in the substrate and is formed by a method that avoids reactive Si+4 species and thereby prevents CuSiX formation. The silicon nitride layer thickness is sufficient to provide superior barrier capability to metal ions but is kept as thin as possible to minimize the dielectric constant of the composite barrier layer. The composite barrier layer provides excellent resistance to copper oxidation during oxygen ashing steps and enables a copper layer to be fabricated with a lower leakage current than when a conventional silicon nitride barrier layer is employed.

摘要翻译： 公开了一种用于形成复合阻挡层的方法，该复合阻挡层也用作镶嵌工艺中的蚀刻停止。 将SiC层沉积在CVD处理室中的衬底上，随后沉积氮化硅层以完成复合势垒层。 SiC层对衬底中的铜层表现出优异的粘附性，并且通过避免反应性Si + 4+物质并由此防止CuSi X X形成的方法形成。 氮化硅层的厚度足以为金属离子提供优异的阻挡能力，但保持尽可能的薄，以使复合阻挡层的介电常数最小化。 复合阻挡层在氧化灰化步骤期间提供优异的铜氧化性能，并且与使用常规氮化硅阻挡层相比，能够以较低的漏电流制造铜层。

公开(公告)号：US07078336B2

公开(公告)日：2006-07-18

申请号：US10716818

申请日：2003-11-19

申请人： Yi-Lung Cheng ,  Ying-Lang Wang

发明人： Yi-Lung Cheng ,  Ying-Lang Wang

IPC分类号： H01L21/4763

CPC分类号： H01L21/76834 ,  H01L21/76801 ,  H01L21/76807 ,  H01L21/76831

摘要： A method is disclosed for reducing metal diffusion in a semiconductor device. After forming a first metal portion over a substrate, a silicon carbon nitro-oxide (SiCNO) layer is deposited on the first metal portion. A dielectric layer is deposited over the SiCNO layer, and an opening is generated in the SiCNO layer and the dielectric layer for a second metal portion to be connected to the first metal portion, wherein the SiCNO layer reduces the diffusion of the first metal portion into the dielectric layer.

摘要翻译： 公开了一种用于减少半导体器件中的金属扩散的方法。 在衬底上形成第一金属部分之后，在第一金属部分上沉积硅碳氧化物（SiCNO）层。 在SiCNO层上沉积介电层，在SiCNO层和第二金属部分的介电层上产生开口以连接到第一金属部分，其中SiCNO层将第一金属部分的扩散减少到 电介质层。

公开(公告)号：US20060076694A1

公开(公告)日：2006-04-13

申请号：US10962478

申请日：2004-10-13

申请人： Hsien-Wei Chen ,  Hsueh-Chung Chen ,  Yi-Lung Cheng

发明人： Hsien-Wei Chen ,  Hsueh-Chung Chen ,  Yi-Lung Cheng

IPC分类号： H01L23/28

CPC分类号： H01L23/3135 ,  H01L23/3121 ,  H01L23/367 ,  H01L24/48 ,  H01L2224/451 ,  H01L2224/48227 ,  H01L2224/48247 ,  H01L2224/73265 ,  H01L2924/00014 ,  H01L2924/0102 ,  H01L2924/12044 ,  H01L2924/14 ,  H01L2924/181 ,  H01L2924/1815 ,  H01L2924/00 ,  H01L2224/45099 ,  H01L2224/05599 ,  H01L2924/00012

摘要： A semiconductor device package has a concavity-containing encapsulation body to prevent device delamination and increase thermal-transferring efficiency. An encapsulation body of polymer-based material encapsulates a semiconductor device and bonding wires, and a concavity structure is patterned on the encapsulation body by imprinting, laser drilling, photolithography, dry etching, die sawing, or other surface patterning technologies.

摘要翻译： 半导体器件封装具有含凹入的封装体，以防止器件分层并提高热传递效率。 基于聚合物的材料的封装体封装半导体器件和接合线，并且通过压印，激光钻孔，光刻，干法蚀刻，模切或其它表面图案化技术在封装体上图案化凹形结构。

公开(公告)号：US20060051973A1

公开(公告)日：2006-03-09

申请号：US10937215

申请日：2004-09-09

申请人： Yi-Lung Cheng ,  Miao-Cheng Liao ,  Ying-Lang Wang

发明人： Yi-Lung Cheng ,  Miao-Cheng Liao ,  Ying-Lang Wang

IPC分类号： H01L21/469

CPC分类号： H01L21/76807

摘要： A method for forming IMD films. A substrate is provided. A plurality of dielectric films are formed on the substrate, wherein each of the dielectric layers are deposited in-situ in one chamber with only one thermal cycle.

摘要翻译： 一种形成IMD膜的方法。 提供基板。 在基板上形成多个电介质膜，其中每个电介质层原位沉积在仅具有一个热循环的一个室中。

公开(公告)号：US06979656B2

公开(公告)日：2005-12-27

申请号：US10729217

申请日：2003-12-04

申请人： Shiu-Ko Jangjian ,  Jun Wu ,  Chi-Wen Liu ,  Ying-Lung Wang ,  Yi-Lung Cheng ,  Michael Chang ,  Szu-An Wu

发明人： Shiu-Ko Jangjian ,  Jun Wu ,  Chi-Wen Liu ,  Ying-Lung Wang ,  Yi-Lung Cheng ,  Michael Chang ,  Szu-An Wu

IPC分类号： H01L21/31 ,  H01L21/316 ,  H01L21/76 ,  H01L23/532 ,  H01L23/58

CPC分类号： H01L23/5329 ,  C23C16/401 ,  H01L21/02126 ,  H01L21/02131 ,  H01L21/02211 ,  H01L21/02274 ,  H01L21/31629 ,  H01L21/31633 ,  H01L21/76802 ,  H01L21/76807 ,  H01L21/76835 ,  H01L21/7684 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method for fabricating a dielectric layer provides for use of a carbon source material separate from a halogen source material when forming a carbon and halogen doped silicate glass dielectric layer. The use of separate carbon and halogen source materials provides enhanced process latitude when forming the carbon and halogen doped silicate glass dielectric layer. Such a carbon and halogen doped silicate glass dielectric layer having a dielectric constant greater than about 3.0 is particularly useful as an intrinsic planarizing stop layer within a damascene method. A bilayer dielectric layer construction comprising a carbon and halogen doped silicate glass and a carbon doped silicate glass dielectric layer absent halogen doping is useful within a dual damascene method.

摘要翻译： 制造电介质层的方法提供了当形成碳和卤素掺杂的硅酸盐玻璃介电层时与卤素源材料分开的碳源材料的使用。 当形成碳和卤素掺杂的硅酸盐玻璃介电层时，使用单独的碳和卤素源材料提供了增强的工艺自由度。 具有大于约3.0的介电常数的这种碳和卤素掺杂的硅酸盐玻璃介电层特别适用于镶嵌法中的本征平面化停止层。 包含碳和卤素掺杂的硅酸盐玻璃的双层电介质层结构和不含卤素掺杂的碳掺杂的硅酸盐玻璃介电层在双镶嵌方法中是有用的。

公开(公告)号：US06903019B2

公开(公告)日：2005-06-07

申请号：US10706495

申请日：2003-11-12

申请人： Ying-Lang Wang ,  Shih-Chi Lin ,  Yi-Lung Cheng ,  Chi-Wen Liu ,  Ming-Hua Yoo ,  Wen-Kung Cheng ,  Jiann-Kwang Wang

发明人： Ying-Lang Wang ,  Shih-Chi Lin ,  Yi-Lung Cheng ,  Chi-Wen Liu ,  Ming-Hua Yoo ,  Wen-Kung Cheng ,  Jiann-Kwang Wang

IPC分类号： C09G1/02 ,  H01L21/321 ,  H01L21/768 ,  H01L21/461

CPC分类号： C09G1/02 ,  H01L21/3212 ,  H01L21/7684

摘要： Two problems seen in CMP as currently executed are a tendency for slurry particles to remain on the surface and the formation of a final layer of oxide. These problems have been solved by adding to the slurry a quantity of TMAH or TBAH. This has the effect of rendering the surface being polished hydrophobic. In that state a residual layer of oxide will not be left on the surface at the conclusion of CMP. Nor will many slurry abrasive particles remain cling to the freshly polished surface. Those that do are readily removed by a simple rinse or buffing. As an alternative, the CMP process may be performed in three stages—first convention CMP, then polishing in a solution of TMAH or TBAH, and finally a gentle rinse or buffing.

摘要翻译： 当前执行的CMP中看到的两个问题是浆料颗粒保留在表面上并形成最后一层氧化物的倾向。 这些问题已经通过向浆料中加入一定量的TMAH或TBAH来解决。 这具有使表面被抛光的疏水性的效果。 在该状态下，在CMP结束时，残留的氧化层不会残留在表面上。 许多浆料磨料颗粒也不会保持粘附到新鲜抛光的表面。 那些可以通过简单的冲洗或抛光容易地去除。 作为替代方案，CMP工艺可以在三个阶段进行 - 第一个惯例CMP，然后在TMAH或TBAH的溶液中抛光，最后进行温和的冲洗或抛光。

公开(公告)号：US06759347B1

公开(公告)日：2004-07-06

申请号：US10401715

申请日：2003-03-27

申请人： Yi-Lung Cheng ,  Ming-Hwa Yoo ,  Sze-An Wu ,  Ying Lung Wang

发明人： Yi-Lung Cheng ,  Ming-Hwa Yoo ,  Sze-An Wu ,  Ying Lung Wang

IPC分类号： H01L2131

CPC分类号： C23C16/505 ,  C23C16/401 ,  H01L21/31629 ,  H01L21/76819 ,  H01L21/76829

摘要： A method of reducing plasma induced damage in semiconductor devices and fluorine damage to a metal containing layer including providing a semiconductor wafer including semiconductor devices including a gate oxide and a process surface including metal lines; carrying out a first high density plasma chemical vapor deposition (HDP-CVD) process to controllably produce a silicon rich oxide (SRO) layer including a relatively increased thickness at a center portion of the process surface compared to a peripheral portion of the process surface; and, carrying out a second HDP-CVD process in-situ to deposit a fluorine doped silicon dioxide layer over the SRO layer to fill a space between the metal lines.

摘要翻译： 一种降低半导体器件中的等离子体诱发损伤的方法和对含金属层的氟损伤的方法，包括提供包括包括栅极氧化物的半导体器件和包括金属线的工艺表面的半导体晶片的半导体晶片; 执行第一高密度等离子体化学气相沉积（HDP-CVD）工艺，以可控地产生富硅氧化物（SRO）层，其与过程表面的周边部分相比在工艺表面的中心部分包​​括相对增加的厚度; 并且原位进行第二HDP-CVD工艺以在SRO层上沉积氟掺杂的二氧化硅层以填充金属线之间的空间。

公开(公告)号：US20070166887A1

公开(公告)日：2007-07-19

申请号：US11333618

申请日：2006-01-17

申请人： Hsien-Wei Chen ,  Hsueh-Chung Chen ,  Yi-Lung Cheng ,  Shin-Puu Jeng

发明人： Hsien-Wei Chen ,  Hsueh-Chung Chen ,  Yi-Lung Cheng ,  Shin-Puu Jeng

IPC分类号： H01L21/82

CPC分类号： H01L27/0203 ,  G06F17/5068 ,  G06F2217/12 ,  Y02P90/265

摘要： A method of generating a layout for a semiconductor device array is provided. A first layout is provided, comprising an active conductive feature, a boundary area surrounding the active conductive feature, and an open area other than the active conductive feature and the boundary area. A plurality of dummy templates of different pattern densities are provided, each of which comprises a plurality of dummy seeds. A second layout is generated by adding the dummy seeds on the open area according to at least one of the dummy templates.

摘要翻译： 提供了一种生成半导体器件阵列布局的方法。 提供了第一布局，包括有源导电特征，围绕有源导电特征的边界区域以及除了有源导电特征和边界区域之外的开放区域。 提供了多个不同图案密度的虚拟模板，每个虚拟模板包括多个虚拟种子。 通过根据至少一个虚拟模板将假种子添加到开放区域来生成第二布局。

公开(公告)号：US20070158835A1

公开(公告)日：2007-07-12

申请号：US11332566

申请日：2006-01-12

申请人： Jian-Hong Lin ,  Hsueh-Chung Chen ,  Yi-Lung Cheng ,  Ta-Wei Lee ,  Chih-Tao Lin ,  Jyh-Kang Ting ,  Lee-Chung Lu

发明人： Jian-Hong Lin ,  Hsueh-Chung Chen ,  Yi-Lung Cheng ,  Ta-Wei Lee ,  Chih-Tao Lin ,  Jyh-Kang Ting ,  Lee-Chung Lu

IPC分类号： H01L23/48

CPC分类号： H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

摘要： A method is disclosed for determining a size of an interconnect between a first and a second conductor respectively in two layers of an integrated circuit while scaling from a reference processing technology to a predetermined processing technology. The method comprises selecting a set of design rules for the conductors based on the predetermined processing technology, determining a length of a first side of a rectangular cross sectional area of the interconnect based on the design rules and a scaling rule for scaling such a length from the reference processing technology to the predetermined processing technology, and determining a length of a second side of the cross sectional area of the interconnect for compensating an increase of a resistance of the interconnect due to the scaling from the reference processing technology to the predetermined processing technology.

摘要翻译： 公开了一种用于在从参考处理技术缩放到预定处理技术的同时，分别在集成电路的两层中确定第一和第二导体之间的互连尺寸的方法。 该方法包括基于预定的处理技术来选择一组导体的设计规则，基于设计规则确定互连的矩形横截面积的第一侧的长度，以及用于缩放这种长度的缩放规则 将参考处理技术应用于预定处理技术，以及确定互连横截面积的第二侧的长度，以补偿由于从参考处理技术到预定处理技术的缩放而导致的互连电阻的增加 。

公开(公告)号：US20060166514A1

公开(公告)日：2006-07-27

申请号：US11040307

申请日：2005-01-21

申请人： Yi-Lung Cheng ,  Hong-Jui Chang ,  Ying-Lang Wang

发明人： Yi-Lung Cheng ,  Hong-Jui Chang ,  Ying-Lang Wang

IPC分类号： H01L21/31 ,  H01L21/4763

CPC分类号： H01L21/76801 ,  C23C16/401 ,  H01L21/02164 ,  H01L21/022 ,  H01L21/02271 ,  H01L21/02274 ,  H01L21/31612 ,  H01L21/7682 ,  H01L21/76837

摘要： A TEOS deposition method. A mixture of gases is introduced into a process chamber, in which the mixture of gases comprises tetra-ethyl-ortho-silicate (TEOS) and N2. Compressive stress of a TEOS oxide film is increased by activating the mixture of gases.

摘要翻译： TEOS沉积法。 将气体混合物引入处理室，其中气体混合物包括四乙基原硅酸盐（TEOS）和N 2 O 3。 通过激活气体混合物来增加TEOS氧化膜的压缩应力。