利索-全球专利检索

  1. 登录
  2. 注册

搜索结果

77 条记录 (耗时 0.033 秒)

    Uncore thermal management
    41.
    发明申请
    Uncore thermal management 失效
    无热管理

    公开(公告)号：US20080005603A1

    公开(公告)日：2008-01-03

    申请号：US11479408

    申请日：2006-06-30

    申请人： Deep Buch ,  Vivek Garg ,  Subramaniam Maiyuran

    发明人： Deep Buch ,  Vivek Garg ,  Subramaniam Maiyuran

    IPC分类号： G06F1/32

    CPC分类号： G06F1/206 ,  G06F1/3287

    摘要： A method is described that involves controlling the traffic levels through an uncore to provide thermal management for the uncore. The method including determining if an uncore's temperature in a first uncore state is above a first threshold value and changing the first uncore state to a second uncore state if the uncore temperature is above the first threshold value.

    摘要翻译： 描述了一种方法，其涉及通过一个无孔部来控制交通等级，以提供对该无孔的热管理。 所述方法包括确定第一非核状态中的非空气温度是否高于第一阈值，并且如果所述非空温度高于所述第一阈值，则将所述第一非空状态改变为第二非空状态。

    System and method for error correction in cache units
    43.
    发明申请
    System and method for error correction in cache units 有权
    高速缓存单元纠错系统及方法

    公开(公告)号：US20070226589A1

    公开(公告)日：2007-09-27

    申请号：US11363150

    申请日：2006-02-28

    申请人： Subramaniam Maiyuran ,  Varghese George ,  Vladimir Pentkovski ,  Sanjib Sarkar ,  Marina Sherman

    发明人： Subramaniam Maiyuran ,  Varghese George ,  Vladimir Pentkovski ,  Sanjib Sarkar ,  Marina Sherman

    IPC分类号： G11C29/00

    CPC分类号： G06F11/1064

    摘要： A method and a processor may include storing a first set of data in a data array in a cache unit substantially concurrently to reading a second set of data from the data array, and using the second set of data to generate error correction data corresponding to the first set of data. A method or processor may include reading an entry from a cache in a processor and executing two or more error detection mechanisms on the entry substantially concurrently.

    摘要翻译： 方法和处理器可以包括将数据阵列中的第一组数据存储在高速缓存单元中，基本上同时从数据阵列读取第二组数据，并且使用第二组数据来生成对应于 第一组数据。 方法或处理器可以包括从处理器中的高速缓存读取条目，并且基本同时地在条目上执行两个或更多个错误检测机制。

    Method and apparatus for a stew-based loop predictor
    44.
    发明授权
    Method and apparatus for a stew-based loop predictor 有权
    一种基于炖菜的循环预测器的方法和装置

    公开(公告)号：US07136992B2

    公开(公告)日：2006-11-14

    申请号：US10739689

    申请日：2003-12-17

    申请人： Subramaniam Maiyuran ,  Peter J. Smith ,  Stephan Jourdan

    发明人： Subramaniam Maiyuran ,  Peter J. Smith ,  Stephan Jourdan

    IPC分类号： G06F9/38

    CPC分类号： G06F9/3802 ,  G06F9/325 ,  G06F9/3808 ,  G06F9/3844

    摘要： A method and apparatus for a loop predictor for predicting the end of a loop is disclosed. In one embodiment, the loop predictor may have a predict counter to hold a predict count representing the expected number of times that a predictor stew value will repeat during the execution of a given loop. The loop predictor may also have one or more running counters to hold a count of the times that the stew value has repeated during the execution of the present loop. When the counter values match the predictor may issue a prediction that the loop will end.

    摘要翻译： 公开了一种用于预测环路结束的环路预测器的方法和装置。 在一个实施例中，环路预测器可以具有预测计数器，以保持预测计数，该预测计数表示在给定循环的执行期间预测器炖值将重复的预期次数。 循环预测器还可以具有一个或多个运行计数器，以在执行当前循环期间保持炖煮值重复的次数的计数。 当计数器值匹配时，预测器可以发出循环结束的预测。

    Memory access latency hiding with hint buffer
    45.
    发明授权
    Memory access latency hiding with hint buffer 有权
    使用提示缓冲区隐藏内存访问延迟

    公开(公告)号：US06718440B2

    公开(公告)日：2004-04-06

    申请号：US09966587

    申请日：2001-09-28

    申请人： Subramaniam Maiyuran ,  Vivek Garg ,  Mohammad A. Abdallah ,  Jagannath Keshava

    发明人： Subramaniam Maiyuran ,  Vivek Garg ,  Mohammad A. Abdallah ,  Jagannath Keshava

    IPC分类号： G06F1200

    CPC分类号： G06F9/3802 ,  G06F9/383 ,  G06F12/0862 ,  G06F2212/6028

    摘要： A request hint is issued prior to or while identifying whether requested data and/or one or more instructions are in a first memory. A second memory is accessed to fetch data and/or one or more instructions in response to the request hint. The data and/or instruction(s) accessed from the second memory are stored in a buffer. If the requested data and/or instruction(s) are not in the first memory, the data and/or instruction(s) are returned from the buffer.

    摘要翻译： 在识别所请求的数据和/或一个或多个指令是否在第一存储器中之前或之前发出请求提示。 访问第二存储器以响应于请求提示来获取数据和/或一个或多个指令。 从第二存储器访问的数据和/或指令被存储在缓冲器中。 如果请求的数据和/或指令不在第一存储器中，则从缓冲器返回数据和/或指令。

    Synchronization of weakly ordered write combining operations using a fencing mechanism
    48.
    发明授权
    Synchronization of weakly ordered write combining operations using a fencing mechanism 失效
    使用栅栏机制同步弱序写入组合操作

    公开(公告)号：US6073210A

    公开(公告)日：2000-06-06

    申请号：US53377

    申请日：1998-03-31

    申请人： Salvador Palanca ,  Vladimir Pentkovski ,  Subramaniam Maiyuran ,  Lance Hacking ,  Roger A. Golliver ,  Shreekant S. Thakkar

    发明人： Salvador Palanca ,  Vladimir Pentkovski ,  Subramaniam Maiyuran ,  Lance Hacking ,  Roger A. Golliver ,  Shreekant S. Thakkar

    IPC分类号： G06F12/08 ,  G06F13/16 ,  G06F13/14 ,  G06F12/00

    CPC分类号： G06F13/1631 ,  G06F12/0802

    摘要： The present invention discloses a method and apparatus for synchronizing weakly ordered write combining operations. A memory controller has a buffer to service memory accesses. A store fence instruction is dispatched to the memory controller. If the buffer contains at least a data written by at least one of the weakly ordered write combining operations prior to the store fence instruction, then the store fence instruction is blocked until a block in the buffer containing the data is globally observed. If the buffer does not contain any data written by at least one of the write combining operations prior to the store fence instruction, then the store fence instruction is accepted by the memory controller.

    摘要翻译： 本发明公开了一种用于使弱顺序的写入组合操作同步的方法和装置。 存储器控制器具有用于服务存储器访问的缓冲器。 存储栏指令被发送到存储器控制器。 如果缓冲区至少包含由存储栏指令之前的弱顺序写入组合操作中的至少一个写入的数据，则存储栅栏指令被阻止，直到包含数据的缓冲区中的块被全局观察到。 如果在存储栏指令之前缓冲器不包含写入组合操作中的至少一个写入的任何数据，则存储器控制器接受存储栅栏指令。