公开(公告)号：US07521763B2

公开(公告)日：2009-04-21

申请号：US11619357

申请日：2007-01-03

申请人： Deok-kee Kim ,  Seong-Dong Kim ,  Oh-Jung Kwon

发明人： Deok-kee Kim ,  Seong-Dong Kim ,  Oh-Jung Kwon

IPC分类号： H01L29/76 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113 ,  H01L31/119 ,  H01L31/00 ,  H01L29/00 ,  H01L23/34

CPC分类号： H01L21/823807 ,  H01L21/823878 ,  H01L29/7846 ,  Y10S257/908

摘要： The embodiments of the invention provide a device, method, etc. for a dual stress STI. A semiconductor device is provided having a substrate with a first transistor region and a second transistor region different than the first transistor region. The first transistor region includes a PFET; and, the second transistor region includes an NFET. Further, STI regions are provided in the substrate adjacent sides of and positioned between the first transistor region and the second transistor region, wherein the STI regions each include a compressive region, a compressive liner, a tensile region, and a tensile liner.

摘要翻译： 本发明的实施例提供了用于双重应力STI的装置，方法等。 提供一种半导体器件，其具有具有与第一晶体管区域不同的第一晶体管区域和第二晶体管区域的衬底。 第一晶体管区域包括PFET; 并且第二晶体管区域包括NFET。 此外，STI区域设置在基板的相邻侧并位于第一晶体管区域和第二晶体管区域之间，其中STI区域各自包括压缩区域，压缩衬垫，拉伸区域和拉伸衬里。

公开(公告)号：US20090097321A1

公开(公告)日：2009-04-16

申请号：US12010943

申请日：2008-01-31

申请人： Suk-pil Kim ,  Yoon-dong Park ,  Deok-kee Kim ,  Won-joo Kim ,  Young-gu Jin ,  Seung-hoon Lee

发明人： Suk-pil Kim ,  Yoon-dong Park ,  Deok-kee Kim ,  Won-joo Kim ,  Young-gu Jin ,  Seung-hoon Lee

IPC分类号： G11C16/06 ,  H01L29/788 ,  H01L21/336

CPC分类号： H01L27/115 ,  G11C16/0483 ,  H01L21/28273 ,  H01L21/28282 ,  H01L21/8221 ,  H01L21/84 ,  H01L27/0688 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11568 ,  H01L27/11578 ,  H01L27/11582 ,  H01L27/1203 ,  H01L29/42328 ,  H01L29/42336 ,  H01L29/42344 ,  H01L29/42352 ,  H01L29/66825 ,  H01L29/66833

摘要： A non-volatile memory device may include at least one semiconductor layer, a plurality of control gate electrodes, a plurality of charge storage layers, at least one first auxiliary electrode, and/or at least one second auxiliary electrode. The plurality of control gate electrodes may be recessed into the semiconductor layer. The plurality of charge storage layers may be between the plurality of control gate electrodes and the semiconductor layer. The first and second auxiliary electrodes may be arranged to face each other. The plurality of control gate electrodes may be between the first and second auxiliary electrodes and capacitively coupled with the semiconductor layer.

摘要翻译： 非易失性存储器件可以包括至少一个半导体层，多个控制栅电极，多个电荷存储层，至少一个第一辅助电极和/或至少一个第二辅助电极。 多个控制栅电极可以凹入半导体层。 多个电荷存储层可以在多个控制栅电极和半导体层之间。 第一和第二辅助电极可以被布置成彼此面对。 多个控制栅电极可以在第一和第二辅助电极之间并与半导体层电容耦合。

公开(公告)号：US20090085151A1

公开(公告)日：2009-04-02

申请号：US11863814

申请日：2007-09-28

申请人： Deok-kee Kim ,  Wai-kin Li ,  Haining Sam Yang

发明人： Deok-kee Kim ,  Wai-kin Li ,  Haining Sam Yang

IPC分类号： H01L29/40 ,  H01L21/44

CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

摘要： An electrical structure and method of forming. The electrical structure includes a semiconductor substrate, an insulator layer formed over and in contact with the semiconductor substrate, and a semiconductor fuse structure formed over the insulator layer. The fuse structure includes a silicon layer and a continuous metallic silicide layer. The continuous metallic silicide layer includes a first section formed over and in contact with a first horizontal section of a top surface of the silicon layer, a second section formed over and in contact with a second horizontal section of the top surface of the silicon layer, and a third section formed within an opening within the top surface of the silicon layer.

摘要翻译： 一种电气结构和成型方法。 电结构包括半导体衬底，形成在半导体衬底上并与半导体衬底接触的绝缘体层，以及形成在绝缘体层上的半导体熔丝结构。 熔丝结构包括硅层和连续的金属硅化物层。 连续金属硅化物层包括形成在硅层的顶表面的第一水平部分上并与其接触的第一部分，形成在硅层的顶表面的第二水平部分上并与其接触的第二部分， 以及形成在所述硅层的顶表面内的开口内的第三部分。

公开(公告)号：US20090042341A1

公开(公告)日：2009-02-12

申请号：US11835800

申请日：2007-08-08

申请人： Dureseti Chidambarrao ,  William K. Henson ,  Deok-kee Kim ,  Chandrasekharan Kothandaraman

发明人： Dureseti Chidambarrao ,  William K. Henson ,  Deok-kee Kim ,  Chandrasekharan Kothandaraman

IPC分类号： H01L21/82

CPC分类号： H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

摘要： A metal layer is deposited on the patterned semiconductor material layer containing a cathode semiconductor portion, a fuselink semiconductor portion, and an anode semiconductor portion. The metal layer may be patterned so that a middle portion of the fuselink semiconductor portion has a thin metal layer, which upon annealing produces a thinner metal semiconductor alloy portion than surrounding metal semiconductor alloy portion on the fuselink semiconductor portion. Alternatively, a middle portion of the metal semiconductor alloy having a uniform thickness throughout the fuselink may be lithographically patterned and etched to form a thin metal semiconductor alloy portion in the middle of the fuselink, while thick metal semiconductor alloy portions are formed on the end portions of the fuselink. The resulting inventive electrical fuse has interfaces at which a thinner metal semiconductor alloy abuts a thicker metal semiconductor alloy in the fuselink to enhance the divergence of electrical current.

摘要翻译： 在包含阴极半导体部分，熔丝半导体部分和阳极半导体部分的图案化的半导体材料层上沉积金属层。 可以对金属层进行图案化，使得熔融半导体部分的中间部分具有薄金属层，其在退火时产生比在熔融半导体部分上的周围金属半导体合金部分更薄的金属半导体合金部分。 或者，在整个整体中具有均匀厚度的金属半导体合金的中间部分可以被光刻图案化和蚀刻，以在熔丝中间形成薄金属半导体合金部分，同时在端部形成厚金属半导体合金部分 的fuselink。 所产生的本发明的电熔丝具有界面，在该界面上，较薄的金属半导体合金与所述富熔体中较厚的金属半导体合金相接触以增强电流的发散。

公开(公告)号：US20090021338A1

公开(公告)日：2009-01-22

申请号：US11779424

申请日：2007-07-18

申请人： Deok-kee Kim ,  Wai-Kin Li ,  Haining S. Yang

发明人： Deok-kee Kim ,  Wai-Kin Li ,  Haining S. Yang

IPC分类号： H01H85/165

CPC分类号： G11C17/16 ,  H01L21/76229 ,  H01L23/5256 ,  H01L27/112 ,  H01L27/11206 ,  H01L2924/0002 ,  H01L2924/12044 ,  H01L2924/00

摘要： An electrical fuse is formed on a semiconductor substrate and a first dielectric layer is formed over the electrical fuse. At least one opening is formed by lithographic methods and a reactive ion etch in the first dielectric layer down to a top surface of the electrical fuse or down to shallow trench isolation. A second dielectric layer is deposited by a non-conformal deposition. Thickness of the second dielectric layer on the sidewalls of the at least one opening increases with height so that at least one cavity encapsulated by the second dielectric layer is formed in the at least one opening. The at least one cavity provides enhanced thermal isolation of the electrical fuse since the cavity provides superior thermal isolation than a dielectric material.

摘要翻译： 在半导体衬底上形成电熔丝，并在电熔丝上方形成第一电介质层。 至少一个开口通过光刻方法和第一电介质层中的反应离子蚀刻形成至电熔丝的顶表面或者至浅沟槽隔离。 通过非共形沉积沉积第二介电层。 至少一个开口的侧壁上的第二电介质层的厚度随着高度而增加，使得在至少一个开口中形成由第二介电层包封的至少一个空腔。 至少一个空腔提供了电熔丝的增强的热隔离，因为空腔提供比电介质材料更好的热隔离。

公开(公告)号：US20080261128A1

公开(公告)日：2008-10-23

申请号：US12106586

申请日：2008-04-21

申请人： Deok-kee Kim ,  Kenneth T. Settlemyer ,  Kangguo Cheng ,  Ramachandra Divakaruni ,  Carl J. Radens ,  Dirk Pfeiffer ,  Thimothy Dalton ,  Katherina Babich ,  Arpan P. Mahorowala ,  Harald Okorn-Schmidt

发明人： Deok-kee Kim ,  Kenneth T. Settlemyer ,  Kangguo Cheng ,  Ramachandra Divakaruni ,  Carl J. Radens ,  Dirk Pfeiffer ,  Thimothy Dalton ,  Katherina Babich ,  Arpan P. Mahorowala ,  Harald Okorn-Schmidt

IPC分类号： G03F7/004 ,  G03F7/20

CPC分类号： H01L21/0337 ,  G03F7/11 ,  H01L21/027 ,  H01L21/0332 ,  H01L21/0334 ,  H01L21/0338 ,  H01L21/31144

摘要： Increased protection of areas of a chip are provided by both a mask structure of increased robustness in regard to semiconductor manufacturing processes or which can be removed with increased selectivity and controllability in regard to underlying materials, or both. Mask structures are provided which exhibit an interface of a chemical reaction, grain or material type which can be exploited to enhance either or both types of protection. Structures of such masks include TERA material which can be converted or hydrated and selectively etched using a mixture of hydrogen fluoride and a hygroscopic acid or organic solvent, and two layer structures of similar or dissimilar materials.

摘要翻译： 增加对芯片区域的保护是通过在半导体制造工艺方面具有增强的鲁棒性的掩模结构来提供的，或者可以以相对于下面的材料或两者的增加的选择性和可控性被去除。 提供掩模结构，其显示化学反应，颗粒或材料类型的界面，其可被利用以增强任一种或两种类型的保护。 这种掩模的结构包括TERA材料，其可以使用氟化氢和吸湿性酸或有机溶剂的混合物以及相似或不同材料的两层结构进行转化或水合并选择性蚀刻。

公开(公告)号：US07195972B2

公开(公告)日：2007-03-27

申请号：US10886439

申请日：2004-07-06

申请人： Dureseti Chidambarrao ,  Ramachandra Divakaruni ,  Deok-kee Kim

发明人： Dureseti Chidambarrao ,  Ramachandra Divakaruni ,  Deok-kee Kim

IPC分类号： H01L21/8242

CPC分类号： H01L27/10891 ,  H01L27/10864 ,  H01L27/1203

摘要： A trench capacitor DRAM cell in an SOI wafer uses the silicon device layer in the array as part of passing wordlines, stripping the silicon device layer in the array outside the wordlines and uses the BOX layer as the array top oxide separating the passing wordlines from the substrate.

摘要翻译： SOI晶片中的沟槽电容器DRAM单元使用阵列中的硅器件层作为通过字线的一部分，剥离字线外的阵列中的硅器件层，并使用BOX层作为阵列顶部氧化物，将通过的字线与 基质。

公开(公告)号：US20050255386A1

公开(公告)日：2005-11-17

申请号：US10709514

申请日：2004-05-11

申请人： Deok-kee Kim ,  Kenneth Settlemyer ,  Kangguo Cheng ,  Ramachandra Divakaruni ,  Carl Radens ,  Dirk Pfeiffer ,  Timothy Dalton ,  Katherina Babich ,  Arpan Mahorowala ,  Harald Okorn-Schmidt

发明人： Deok-kee Kim ,  Kenneth Settlemyer ,  Kangguo Cheng ,  Ramachandra Divakaruni ,  Carl Radens ,  Dirk Pfeiffer ,  Timothy Dalton ,  Katherina Babich ,  Arpan Mahorowala ,  Harald Okorn-Schmidt

IPC分类号： G03C5/00 ,  G03F7/11 ,  G03F9/00 ,  H01L21/033 ,  H01L21/311 ,  H01L21/331

CPC分类号： H01L21/0337 ,  G03F7/11 ,  H01L21/027 ,  H01L21/0332 ,  H01L21/0334 ,  H01L21/0338 ,  H01L21/31144

摘要： Increased protection of areas of a chip are provided by both a mask structure of increased robustness in regard to semiconductor manufacturing processes or which can be removed with increased selectivity and controllability in regard to underlying materials, or both. Mask structures are provided which exhibit an interface of a chemical reaction, grain or material type which can be exploited to enhance either or both types of protection. Structures of such masks include TERA material which can be converted or hydrated and selectively etched using a mixture of hydrogen fluoride and a hygroscopic acid or organic solvent, and two layer structures of similar or dissimilar materials.

摘要翻译： 增加对芯片区域的保护是通过在半导体制造工艺方面具有增强的鲁棒性的掩模结构来提供的，或者可以以相对于下面的材料或两者的增加的选择性和可控性被去除。 提供掩模结构，其显示化学反应，颗粒或材料类型的界面，其可被利用以增强任一种或两种类型的保护。 这种掩模的结构包括TERA材料，其可以使用氟化氢和吸湿性酸或有机溶剂的混合物以及相似或不同材料的两层结构进行转化或水合并选择性蚀刻。

公开(公告)号：US08674475B2

公开(公告)日：2014-03-18

申请号：US12385391

申请日：2009-04-07

申请人： Deok-kee Kim ,  Jung-hun Sung ,  Sang-moo Choi ,  Soo-jung Hwang

发明人： Deok-kee Kim ,  Jung-hun Sung ,  Sang-moo Choi ,  Soo-jung Hwang

IPC分类号： H01L23/62

CPC分类号： H01L23/5252 ,  H01L29/78 ,  H01L2924/0002 ,  H01L2924/00

摘要： Provided are an antifuse and methods of operating and manufacturing the same. The antifuse may include first and second conductors separate from each other; a dielectric layer for an antifuse between the first and second conductors; and a diffusion layer between one of the first and second conductors and the dielectric layer.

摘要翻译： 提供反熔丝及其操作和制造方法。 反熔丝可以包括彼此分离的第一和第二导体; 用于第一和第二导体之间的反熔丝的电介质层; 以及在第一和第二导体之一和介电层之间的扩散层。

公开(公告)号：US08471232B2

公开(公告)日：2013-06-25

申请号：US12724498

申请日：2010-03-16

申请人： Deok-kee Kim ,  In Kyeong Yoo ,  Kyoung-won Na ,  Kwnag-Soo Seol ,  Dong-Seok Suh

发明人： Deok-kee Kim ,  In Kyeong Yoo ,  Kyoung-won Na ,  Kwnag-Soo Seol ,  Dong-Seok Suh

IPC分类号： H01L47/00

CPC分类号： H01L29/7827 ,  G11C2213/79 ,  H01L27/2454 ,  H01L27/2463 ,  H01L29/66666 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/147 ,  H01L45/1683

摘要： A resistive memory device includes a vertical transistor and a variable resistance layer. The vertical transistor includes a gate electrode on a surface of a substrate, a gate insulation layer extending along a sidewall of the gate electrode, and a single crystalline silicon layer on the surface of the substrate adjacent to the gate insulation layer. At least a portion of the single crystalline silicon layer defines a channel region that extends in a direction substantially perpendicular to the surface of the substrate. The variable resistance layer is provided on the single crystalline silicon layer. The variable resistance layer is electrically insulated from the gate electrode. Related devices and fabrication methods are also discussed.

摘要翻译： 电阻式存储器件包括垂直晶体管和可变电阻层。 垂直晶体管包括在基板的表面上的栅极电极，沿着栅电极的侧壁延伸的栅极绝缘层，以及与栅极绝缘层相邻的基板的表面上的单晶硅层。 单晶硅层的至少一部分限定了在基本上垂直于衬底的表面的方向上延伸的沟道区。 可变电阻层设置在单晶硅层上。 可变电阻层与栅电极电绝缘。 还讨论了相关设备和制造方法。