公开(公告)号：WO2017196257A1

公开(公告)日：2017-11-16

申请号：PCT/SG2017/050229

申请日：2017-04-27

申请人： AGENCY FOR SCIENCE, TECHNOLOGY AND RESEARCH

发明人： KAWANO, Masaya ,  CHANG, Ka Fai

IPC分类号： H01L23/498 ,  H01L23/538 ,  H01L21/768

CPC分类号： H01L23/3114 ,  H01L21/561 ,  H01L23/3128 ,  H01L23/562 ,  H01L23/60 ,  H01L24/19 ,  H01L24/20 ,  H01L2224/04105 ,  H01L2224/12105 ,  H01L2224/16227 ,  H01L2224/73204 ,  H01L2224/73253 ,  H01L2224/73267 ,  H01L2224/81005 ,  H01L2224/83005 ,  H01L2224/92225 ,  H01L2224/97 ,  H01L2924/1432 ,  H01L2924/1434 ,  H01L2924/15311 ,  H01L2924/18161 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/19043 ,  H01L2924/19105 ,  H01L2924/3511 ,  H01L2224/81 ,  H01L2224/83

摘要： A fan-out wafer-level packaging method and the package produced thereof are provided in the present application. The method comprises steps including: providing a silicon substrate layer having a first thickness; forming one or more active/passive devices comprising at least sources and drains and one or more diffusion layers adjoining the sources and drains, wherein forming the one or more active/passive devices comprises forming the sources and the drains in a front-end-of-line (FEOL) layer on a first side of the silicon substrate layer while forming the one or more diffusion layers at locations in the silicon substrate layer adjoining the sources and the drains; forming a redistribution layer (RDL) over the FEOL layer by copper damascene formation of multiple metallization layers for connecting the one or more active/passive devices to the one or more IC dies when the one or more IC dies are mounted on a side of the RDL opposite the FEOL layer; thinning the silicon substrate layer to a second thickness to form a thinned silicon substrate, the thinned silicon substrate comprising at least the one or more diffusion layers; and patterning the thinned silicon substrate to form one or more silicon regions, each of the one or more silicon regions comprising the one or more diffusion layers.

摘要翻译： 在本申请中提供了一种扇出晶片级封装方法及其制造的封装。 该方法包括以下步骤：提供具有第一厚度的硅衬底层; 形成至少包括源极和漏极以及邻接所述源极和漏极的一个或多个扩散层的一个或多个有源/无源器件，其中形成所述一个或多个有源/无源器件包括在所述源极和漏极的前端 在所述硅衬底层的第一侧上形成一层或多层扩散层，同时在所述硅衬底层中邻接所述源极和所述漏极的位置处形成所述一个或多个扩散层; 当一个或多个IC管芯安装在一个或多个IC管芯的一侧上时，通过铜金属镶嵌形成多个金属化层在FEOL层上形成重新分布层（RDL），用于将一个或多个有源/ RDL与FEOL层相对; 将所述硅衬底层减薄到第二厚度以形成减薄的硅衬底，所述减薄的硅衬底包括至少所述一个或多个扩散层; 以及图案化所述减薄的硅衬底以形成一个或多个硅区域，所述一个或多个硅区域中的每一个包括所述一个或多个扩散层。

公开(公告)号：WO2017123284A1

公开(公告)日：2017-07-20

申请号：PCT/US2016/052769

申请日：2016-09-21

申请人： ADVANCED MICRO DEVICES, INC.

发明人： JAYASENA, Nuwan S. ,  ROBERTS, David A.

IPC分类号： H01L23/00 ,  H01L25/065 ,  H01L23/12

CPC分类号： H01L23/49838 ,  H01L21/4853 ,  H01L23/145 ,  H01L23/147 ,  H01L23/15 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/50 ,  H01L2224/16145 ,  H01L2224/16227 ,  H01L2224/81139 ,  H01L2224/8114 ,  H01L2225/06513 ,  H01L2225/06531 ,  H01L2225/06534 ,  H01L2225/06589 ,  H01L2225/06593 ,  H01L2924/1431 ,  H01L2924/1432 ,  H01L2924/1433 ,  H01L2924/1434 ,  H01L2924/1436 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/157 ,  H01L2924/15787 ,  H01L2924/1579 ,  H01L2924/19041 ,  H01L2924/19043 ,  H01L2924/19105

摘要： The described embodiments include an interposer with signal routes located therein. The interposer includes a set of sites arranged in a pattern, each site including a set of connection points. Each connection point in each site is coupled to a corresponding one of the signal routes. Integrated circuit chiplets may be mounted on the sites and signal connectors for mounted integrated circuit chiplets may coupled to some or all of the connection points for corresponding sites, thereby coupling the chiplets to corresponding signal routes. The chiplets may then send and receive signals via the connection points and signal routes. In some embodiments, the set of connection points in each of the sites is the same, i.e., has a same physical layout. In other embodiments, the set of connection points for each site is arranged in one of two or more physical layouts.

摘要翻译： 所描述的实施例包括具有位于其中的信号路由的中介层。 插入器包括按照图案排列的一组站点，每个站点包括一组连接点。 每个站点中的每个连接点都耦合到相应的一个信号路由。 集成电路小芯片可以安装在位置上，并且用于安装的集成电路小芯片的信号连接器可以耦合到对应位置的一些或全部连接点，从而将小芯片耦合到对应的信号路由。 小芯片然后可以经由连接点和信号路线发送和接收信号。 在一些实施例中，每个站点中的一组连接点是相同的，即具有相同的物理布局。 在其他实施例中，每个站点的连接点集合被布置在两个或更多个物理布局中的一个中。

公开(公告)号：WO2017111830A1

公开(公告)日：2017-06-29

申请号：PCT/US2015/000388

申请日：2015-12-26

申请人： INTEL CORPORATION

发明人： ZHANG, Yu, Amos ,  QIAN, Zhiguo ,  AYGUN, Kemal ,  MEKONNEN, Yidnekachew, S. ,  MURTAGIAN, Gregorio, R. ,  GANESAN, Sanka ,  ROYTMAN, Eduard ,  MORRISS, Jeff, C.

IPC分类号： H01L25/065 ,  H01L23/48

CPC分类号： H01L23/48 ,  H01L23/49827 ,  H01L23/49838 ,  H01L23/50 ,  H01L23/552 ,  H01L25/0655 ,  H01L2224/131 ,  H01L2224/16227 ,  H01L2924/14 ,  H01L2924/1432 ,  H01L2924/1433 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/3025 ,  H01L2924/014 ,  H01L2924/00014

摘要： A vertically ground isolated package device can include (1) ground shielding attachment structures and shadow voiding for data signal contacts; (2) vertical ground shielding structures and shield fencing of vertical data signal interconnects; and (3) ground shielding for an electro-optical module connector of the package device. These reduce cross talk between data signal contacts, attachment structures and vertical "signal" interconnects of the package device. The ground shielding attachment structures may include patterns of solder bumps and/or surface contacts. The shadow voiding may be surrounding voids in ground planes that are larger than the data signal solder bumps. The vertical ground shielding structures may include patterns of ground shield interconnects between the vertical data signal interconnects: The shield fencing may include patterns of ground plated through holes (PTH) and micro-vias (uVia). The ground shielding for the electro-optical module may include patterns of ground isolation shielding attachments and contacts.

摘要翻译： 垂直接地隔离封装器件可以包括（1）用于数据信号触点的接地屏蔽连接结构和阴影空洞; （2）垂直数据信号互连的垂直接地屏蔽结构和屏蔽栅栏; 和（3）封装装置的电光模块连接器的接地屏蔽。 这些降低了数据信号触点，附件结构和垂直“信号”之间的串扰。 封装器件的互连。 接地屏蔽附接结构可以包括焊料凸块和/或表面接触的图案。 阴影空洞可能是地平面周围的空洞，其大于数据信号焊料凸块。 垂直接地屏蔽结构可以包括垂直数据信号互连之间的接地屏蔽互连的图案：屏蔽栅栏可以包括接地镀通孔（PTH）和微通孔（uVia）的图案。 电光模块的接地屏蔽可能包括接地隔离屏蔽附件和触点的图案。

公开(公告)号：WO2017056572A1

公开(公告)日：2017-04-06

申请号：PCT/JP2016/067629

申请日：2016-06-14

申请人： 日立オートモティブシステムズ株式会社

发明人： 渡辺　翼 ,  河野　務 ,  余語　孝之 ,  星加　浩昭

IPC分类号： G01F1/684 ,  B29C45/14 ,  G01F1/692 ,  H01L23/28 ,  H05K1/02

CPC分类号： H01L23/10 ,  B29C45/14639 ,  F02D41/18 ,  G01F1/684 ,  G01F1/692 ,  H01L21/4817 ,  H01L21/52 ,  H01L21/565 ,  H01L23/041 ,  H01L23/13 ,  H01L23/28 ,  H01L23/3121 ,  H01L23/3185 ,  H01L23/5383 ,  H01L23/5386 ,  H01L23/5389 ,  H01L24/32 ,  H01L24/48 ,  H01L24/73 ,  H01L25/165 ,  H01L2224/32225 ,  H01L2224/48091 ,  H01L2224/48227 ,  H01L2224/73265 ,  H01L2924/1432 ,  H01L2924/1434 ,  H01L2924/15153 ,  H01L2924/15192 ,  H01L2924/181 ,  H01L2924/19043 ,  H01L2924/19105 ,  H05K1/02 ,  H01L2924/00012 ,  H01L2924/00014

摘要： 　樹脂成形体は、半導体素子と、半導体素子に接続される導体が形成された回路基板と、回路基板に密着して一体化された樹脂とを備え、回路基板における樹脂に密着する部分に沿う縁部領域であって、樹脂の少なくとも一方側の側面に沿う縁部領域に、回路基板の表面層を形成する材料の熱伝導率よりも高い熱伝導率を有する材料からなる樹脂漏れ抑制層が設けられている。

摘要翻译： 该树脂成形体设置有：半导体元件; 形成与半导体元件连接的导体的电路基板; 以及通过粘附到电路板而与电路板集成的树脂。 沿着电路板部分的电路板端部区域，所述电路板部分区域沿着至少一侧的树脂侧表面设置有树脂泄漏抑制层，所述树脂泄漏抑制层由具有导热性的材料形成， 高于形成电路板的前表面层的材料。

公开(公告)号：WO2017052740A1

公开(公告)日：2017-03-30

申请号：PCT/US2016/043583

申请日：2016-07-22

申请人： INTEL CORPORATION

发明人： DOGIAMIS, Georgios C. ,  OSTER, Sasha N. ,  KAMGAING, Telesphor ,  ELSHERBINI, Adel A. ,  RAWLINGS, Brandon M. ,  EID, Feras

IPC分类号： H01L25/16 ,  H01L25/00 ,  H01L23/00 ,  H01L23/66

CPC分类号： H01L23/66 ,  H01L23/367 ,  H01L23/3675 ,  H01L23/49827 ,  H01L23/49838 ,  H01L23/5383 ,  H01L24/13 ,  H01L24/16 ,  H01L24/73 ,  H01L25/0655 ,  H01L2223/6627 ,  H01L2223/6677 ,  H01L2224/12105 ,  H01L2224/131 ,  H01L2224/16227 ,  H01L2224/73253 ,  H01L2924/1421 ,  H01L2924/1432 ,  H01L2924/1434 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/15313 ,  H01L2924/15321 ,  H01L2924/16251 ,  H01L2924/163 ,  H01L2924/014 ,  H01L2924/00014

摘要： Embodiments of the invention may include a packaged device that includes thermally stable radio frequency integrated circuits (RFICs). In one embodiment the packaged device may include an integrated circuit chip mounted to a package substrate. According to an embodiment, the package substrate may have conductive lines that communicatively couple the integrated circuit chip to one or more external components. One of the external components may be an RFIC module. The RFIC module may comprise an RFIC and an antenna. Additional embodiments may also include a packaged device that includes a plurality of cooling spots formed into the package substrate. In an embodiment the cooling spots may be formed proximate to interconnect lines the communicatively couple the integrated circuit chip to the RFIC.

摘要翻译： 本发明的实施例可以包括包括热稳定射频集成电路（RFIC）的封装装置。 在一个实施例中，封装的器件可以包括安装到封装衬底的集成电路芯片。 根据实施例，封装基板可以具有将集成电路芯片通信地耦合到一个或多个外部部件的导线。 外部组件中的一个可以是RFIC模块。 RFIC模块可以包括RFIC和天线。 另外的实施例还可以包括包括形成在封装衬底中的多个冷却点的封装器件。 在一个实施例中，冷却点可以靠近互连线形成，将集成电路芯片通信地耦合到RFIC。

公开(公告)号：WO2017052674A1

公开(公告)日：2017-03-30

申请号：PCT/US2015/063516

申请日：2015-12-02

申请人： INTEL CORPORATION

发明人： KAMGAING, Telesphor

IPC分类号： H01L23/48 ,  G06F13/14

CPC分类号： H01L23/66 ,  H01L24/16 ,  H01L24/73 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/16 ,  H01L2223/6677 ,  H01L2223/6683 ,  H01L2223/6688 ,  H01L2224/16235 ,  H01L2224/73253 ,  H01L2225/06517 ,  H01L2225/06572 ,  H01L2225/06589 ,  H01L2924/10253 ,  H01L2924/10329 ,  H01L2924/1033 ,  H01L2924/1421 ,  H01L2924/1432 ,  H01L2924/1434 ,  H01L2924/15153 ,  H01L2924/15192 ,  H01L2924/15311 ,  H01L2924/15313 ,  H01L2924/15321 ,  H01L2924/19105

摘要： A patch on interposer (PoINT) package is described with a wireless communications interface. Some examples include an interposer, a main patch attached to the interposer, a main integrated circuit die attached to the patch, a second patch attached to the interposer, and a millimeter wave radio die attached to the second patch and coupled to the main integrated circuit die through the interposer to communicate data between the main die and an external component.

摘要翻译： 使用无线通信接口描述插入器（PoINT）封装的补丁。 一些示例包括插入器，附接到插入器的主贴片，附接到贴片的主集成电路芯片，附接到插入器的第二贴片和附接到第二贴片并连接到主集成电路的毫米波无线电芯片 通过插入器来切换主芯片和外部组件之间的数据。

公开(公告)号：WO2015088658A2

公开(公告)日：2015-06-18

申请号：PCT/US2014/062172

申请日：2014-10-24

申请人： FAIRCHILD SEMICONDUCTOR CORPORATION

发明人： KELLER, Daren W.

IPC分类号： H01L21/67

CPC分类号： H01L24/78 ,  H01L21/67253 ,  H01L21/67282 ,  H01L21/67288 ,  H01L22/12 ,  H01L22/26 ,  H01L23/544 ,  H01L24/45 ,  H01L24/48 ,  H01L24/85 ,  H01L2223/54413 ,  H01L2223/54433 ,  H01L2223/54473 ,  H01L2224/45014 ,  H01L2224/45015 ,  H01L2224/45124 ,  H01L2224/45144 ,  H01L2224/45147 ,  H01L2224/48137 ,  H01L2224/48177 ,  H01L2224/48227 ,  H01L2224/48247 ,  H01L2224/78753 ,  H01L2224/789 ,  H01L2224/78901 ,  H01L2224/85801 ,  H01L2224/8585 ,  H01L2224/859 ,  H01L2924/1203 ,  H01L2924/12033 ,  H01L2924/12042 ,  H01L2924/1304 ,  H01L2924/14 ,  H01L2924/1432 ,  H01L2924/1433 ,  H01L2924/00014 ,  H01L2924/00

摘要： An apparatus comprises a wire bonder system including a wire bonding device, a measuring device and a rejection device. The wire bonding device is configured to attach wire bond type electrical interconnect to an electronic assembly. A wire bond is formed between a first semiconductor device and a second electronic device to form at least a portion of the electronic assembly. The measuring device is configured to perform a three dimensional measurement associated with a wire bond, and the rejection device is configured to identify an electronic assembly for rejection according to the three dimensional wire bond measurement.

摘要翻译： 一种装置包括一种包括接线装置，测量装置和拒收装置的引线接合系统。 引线接合装置被配置为将引线接合型电互连件附接到电子组件。 在第一半导体器件和第二电子器件之间形成引线接合以形成电子组件的至少一部分。 测量装置被配置为执行与线接合相关联的三维测量，并且所述拒绝装置被配置为根据三维线接合测量来识别用于拒绝的电子组件。

公开(公告)号：WO2013052324A3

公开(公告)日：2013-10-31

申请号：PCT/US2012057204

申请日：2012-09-26

申请人： INVENSAS CORP

发明人： CRISP RICHARD DEWITT ,  ZOHNI WAEL ,  HABA BELGACEM ,  LAMBRECHT FRANK

IPC分类号： G11C5/04 ,  G11C5/06 ,  H01L23/00 ,  H01L23/31 ,  H01L23/34 ,  H01L23/498 ,  H01L23/538 ,  H01L25/065 ,  H01L25/18

CPC分类号： H01L25/0655 ,  G11C5/04 ,  G11C5/063 ,  H01L23/13 ,  H01L23/3128 ,  H01L23/49838 ,  H01L23/50 ,  H01L24/19 ,  H01L24/20 ,  H01L24/24 ,  H01L24/73 ,  H01L24/92 ,  H01L25/0652 ,  H01L25/0657 ,  H01L25/18 ,  H01L2224/02375 ,  H01L2224/02379 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05554 ,  H01L2224/0557 ,  H01L2224/06155 ,  H01L2224/06156 ,  H01L2224/06181 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/24145 ,  H01L2224/48145 ,  H01L2224/73204 ,  H01L2224/73207 ,  H01L2224/73209 ,  H01L2224/73257 ,  H01L2224/9202 ,  H01L2225/06506 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06524 ,  H01L2225/06541 ,  H01L2225/06551 ,  H01L2225/06562 ,  H01L2225/06565 ,  H01L2225/06589 ,  H01L2924/00014 ,  H01L2924/01322 ,  H01L2924/1431 ,  H01L2924/1432 ,  H01L2924/1434 ,  H01L2924/1436 ,  H01L2924/1438 ,  H01L2924/15311 ,  H01L2924/157 ,  H01L2924/15787 ,  H01L2924/15788 ,  H01L2924/1579 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/19105 ,  H01L2924/3011 ,  H01L2924/00 ,  H01L2224/05552 ,  H01L2924/00012

摘要： A microelectronic package 100 includes a microelectronic element 101 having a memory storage array. Terminals 104 on a surface 110 of a substrate 102 are configured for connection to an external component. Substrate contacts 121 exposed at an opposite surface 108 of the substrate 102 face and are joined to element contacts 111 of the microelectronic element 101. The terminals can include first terminals 104 arranged at positions within first and second sets 114, 124 thereof disposed on respective opposite sides of a theoretical axis 132. Each set of first terminals 104 can be configured to carry address information usable by circuitry within the microelectronic package 100 to determine an addressable memory location in the memory storage array. The signal assignments of the first terminals 104 in the first set 114 can be a mirror image of the signal assignments of the first terminals in the second set 124.

摘要翻译： 微电子封装100包括具有存储器存储阵列的微电子元件101。 衬底102的表面110上的端子104被配置用于连接到外部组件。 暴露在衬底102的相对表面108处的衬底触点121面向并且连接到微电子元件101的元件触点111.端子可以包括布置在第一组114和第二组124内的位置处的第一端子104， 理论轴132的侧面。每组第一端子104可以被配置为携带微电子封装100内的电路可用的地址信息，以确定存储器存储阵列中的可寻址存储器位置。 第一组114中的第一终端104的信号分配可以是第二组124中的第一终端的信号分配的镜像。

公开(公告)号：WO2013052324A2

公开(公告)日：2013-04-11

申请号：PCT/US2012/057204

申请日：2012-09-26

申请人： INVENSAS CORPORATION

发明人： CRISP, Richard, Dewitt ,  ZOHNI, Wael ,  HABA, Belgacem ,  LAMBRECHT, Frank

CPC分类号： H01L25/0655 ,  G11C5/04 ,  G11C5/063 ,  H01L23/13 ,  H01L23/3128 ,  H01L23/49838 ,  H01L23/50 ,  H01L24/19 ,  H01L24/20 ,  H01L24/24 ,  H01L24/73 ,  H01L24/92 ,  H01L25/0652 ,  H01L25/0657 ,  H01L25/18 ,  H01L2224/02375 ,  H01L2224/02379 ,  H01L2224/0401 ,  H01L2224/04042 ,  H01L2224/05554 ,  H01L2224/0557 ,  H01L2224/06155 ,  H01L2224/06156 ,  H01L2224/06181 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/24145 ,  H01L2224/48145 ,  H01L2224/73204 ,  H01L2224/73207 ,  H01L2224/73209 ,  H01L2224/73257 ,  H01L2224/9202 ,  H01L2225/06506 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06524 ,  H01L2225/06541 ,  H01L2225/06551 ,  H01L2225/06562 ,  H01L2225/06565 ,  H01L2225/06589 ,  H01L2924/00014 ,  H01L2924/01322 ,  H01L2924/1431 ,  H01L2924/1432 ,  H01L2924/1434 ,  H01L2924/1436 ,  H01L2924/1438 ,  H01L2924/15311 ,  H01L2924/157 ,  H01L2924/15787 ,  H01L2924/15788 ,  H01L2924/1579 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/19105 ,  H01L2924/3011 ,  H01L2924/00 ,  H01L2224/05552 ,  H01L2924/00012

摘要： A microelectronic package 100 includes a microelectronic element 101 having a memory storage array. Terminals 104 on a surface 110 of a substrate 102 are configured for connection to an external component. Substrate contacts 121 exposed at an opposite surface 108 of the substrate 102 face and are joined to element contacts 111 of the microelectronic element 101. The terminals can include first terminals 104 arranged at positions within first and second sets 114, 124 thereof disposed on respective opposite sides of a theoretical axis 132. Each set of first terminals 104 can be configured to carry address information usable by circuitry within the microelectronic package 100 to determine an addressable memory location in the memory storage array. The signal assignments of the first terminals 104 in the first set 114 can be a mirror image of the signal assignments of the first terminals in the second set 124.

摘要翻译： 微电子封装100包括具有存储器存储阵列的微电子元件101。 衬底102的表面110上的端子104被配置为连接到外部部件。 在基板102的相对表面108处露出的衬底触点121面对并且连接到微电子元件101的元件触点111.端子可以包括布置在第一和第二组114,124内的位置，第一端子104设置在相应的相对 理论轴132的两侧。每组第一端子104可被配置为携带可由微电子封装100内的电路使用的地址信息，以确定存储器存储阵列中的可寻址存储器位置。 第一组114中的第一端子104的信号分配可以是第二组124中的第一端子的信号分配的镜像。

公开(公告)号：WO2013009741A9

公开(公告)日：2013-03-07

申请号：PCT/US2012046049

申请日：2012-07-10

申请人： TESSERA INC ,  CRISP RICHARD DEWITT ,  HABA BELGACEM ,  ZOHNI WAEL

发明人： CRISP RICHARD DEWITT ,  HABA BELGACEM ,  ZOHNI WAEL

IPC分类号： H01L25/065 ,  G11C5/06

CPC分类号： H01L23/48 ,  G11C5/06 ,  H01L23/3128 ,  H01L24/06 ,  H01L24/13 ,  H01L24/29 ,  H01L24/48 ,  H01L24/50 ,  H01L24/73 ,  H01L25/0652 ,  H01L25/0655 ,  H01L25/0657 ,  H01L25/18 ,  H01L2224/0401 ,  H01L2224/05554 ,  H01L2224/06135 ,  H01L2224/06136 ,  H01L2224/12105 ,  H01L2224/13024 ,  H01L2224/16145 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2224/291 ,  H01L2224/2919 ,  H01L2224/29193 ,  H01L2224/32145 ,  H01L2224/32225 ,  H01L2224/48011 ,  H01L2224/48227 ,  H01L2224/4824 ,  H01L2224/73203 ,  H01L2224/73215 ,  H01L2224/73253 ,  H01L2224/73265 ,  H01L2225/06506 ,  H01L2225/0651 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06562 ,  H01L2225/06565 ,  H01L2924/00014 ,  H01L2924/01322 ,  H01L2924/1203 ,  H01L2924/1205 ,  H01L2924/1431 ,  H01L2924/1432 ,  H01L2924/1433 ,  H01L2924/14335 ,  H01L2924/1434 ,  H01L2924/1436 ,  H01L2924/1438 ,  H01L2924/1443 ,  H01L2924/15311 ,  H01L2924/15312 ,  H01L2924/15313 ,  H01L2924/157 ,  H01L2924/15786 ,  H01L2924/15787 ,  H01L2924/15788 ,  H01L2924/1579 ,  H01L2924/18161 ,  H01L2924/18165 ,  H01L2924/19041 ,  H01L2924/19105 ,  H01L2924/19106 ,  H01L2924/30107 ,  H01L2924/3011 ,  H01L2924/3025 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

摘要： A microelectronic package (10) may have a plurality of terminals (36) disposed at a face (32) thereof which are configured for connection to at least one external component, e.g., a circuit panel (70). First and second microelectronic elements (12), (14) can be affixed with packaging structure (30) therein. A first electrical connection (51A, 40A, 74A) can extend from a respective terminal (36A) of the package (10) to a corresponding contact (20A) on the first microelectronic element (12), and a second electrical connection (53A, 40B, 52A) can extend from the respective terminal (36A) to a corresponding contact (26A) on the second microelectronic element (14), the first and second connections being configured such that a respective signal carried by the first and second connections is subject to propagation delay of the same duration between the respective terminal (36A) and each of the corresponding contacts (20A, 26A) coupled thereto.

摘要翻译： 微电子封装（10）可以具有设置在其面（32）处的多个端子（36），其被配置为连接到至少一个外部部件，例如电路板（70）。 第一和第二微电子元件（12），（14）可以在其中固定有包装结构（30）。 第一电连接（51A，40A，74A）可以从封装（10）的相应端子（36A）延伸到第一微电子元件（12）上的对应触点（20A），并且第二电连接（53A， 40B，52A）可以从相应的端子（36A）延伸到第二微电子元件（14）上的相应的触点（26A），第一和第二连接被配置为使得由第一和第二连接承载的相应信号是对象 在相应的端子（36A）和与其耦合的相应的触点（20A，26A）中的每一个之间具有相同持续时间的传播延迟。