公开(公告)号：CN104425295A

公开(公告)日：2015-03-18

申请号：CN201410016445.9

申请日：2014-01-14

Applicant: 株式会社东芝

Inventor： 白野贵士 ,  东和幸 ,  渡边慎也 ,  右田达夫

IPC: H01L21/60 ,  H01L23/48

CPC classification number: H01L21/76877 ,  H01L21/6835 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/5226 ,  H01L23/5283 ,  H01L24/03 ,  H01L24/05 ,  H01L24/06 ,  H01L24/11 ,  H01L24/13 ,  H01L24/16 ,  H01L24/81 ,  H01L24/92 ,  H01L24/94 ,  H01L25/0657 ,  H01L25/50 ,  H01L2221/6834 ,  H01L2224/03002 ,  H01L2224/03009 ,  H01L2224/0345 ,  H01L2224/0346 ,  H01L2224/03912 ,  H01L2224/0401 ,  H01L2224/05009 ,  H01L2224/05018 ,  H01L2224/05155 ,  H01L2224/05187 ,  H01L2224/05557 ,  H01L2224/05567 ,  H01L2224/05568 ,  H01L2224/0557 ,  H01L2224/05624 ,  H01L2224/05644 ,  H01L2224/05647 ,  H01L2224/06181 ,  H01L2224/11002 ,  H01L2224/13005 ,  H01L2224/13023 ,  H01L2224/13025 ,  H01L2224/131 ,  H01L2224/16148 ,  H01L2224/81815 ,  H01L2224/92 ,  H01L2224/94 ,  H01L2225/06513 ,  H01L2225/06517 ,  H01L2225/06541 ,  H01L2225/06544 ,  H01L2924/00014 ,  H01L2924/014 ,  H01L2924/04941 ,  H01L2924/05 ,  H01L2924/01028 ,  H01L2924/00012 ,  H01L2224/03 ,  H01L2224/11 ,  H01L2221/68304 ,  H01L2224/0352 ,  H01L2221/68381 ,  H01L21/78 ,  H01L2224/81

Abstract: 提供一种半导体器件和半导体器件的制造方法，能够降低TSV与集成电路的接触电阻。本发明的一个实施方式的半导体器件具备集成电路和导电性构件。集成电路设置在半导体基板的一方的面侧。导电性构件在厚度方向上贯通半导体基板而与集成电路连接，被埋入于与集成电路接触的接触部的与半导体基板的厚度方向垂直的方向的尺寸比贯通半导体基板的贯通部的与半导体基板的厚度方向垂直的方向的尺寸大的通孔。

公开(公告)号：CN100446011C

公开(公告)日：2008-12-24

申请号：CN200510115614.5

申请日：2005-11-07

Applicant: 株式会社东芝

Inventor： 羽多野正亮 ,  冈崎元哉 ,  和田纯一 ,  西冈岳 ,  金子尚史 ,  藤卷刚 ,  东和幸 ,  吉田健司 ,  松永范昭

IPC: G06F17/50 ,  H01L21/027 ,  G03F1/00 ,  G03F7/00

CPC classification number: G06F17/5068

Abstract: 一种图形生成方法，其特征在于，读出规定布线图形的布线布局的数据和规定能够与上述布线图形连接的孔图形的孔布局的数据；在同一布线层等级内提取与图形处理区域的上述布线图形连接的孔图形；提取包括上述孔图形的第1处理区域；计算上述第1处理区域包含的上述布线图形的第1图形覆盖率；以及根据上述第1图形覆盖率在上述第1处理区域生成第1追加图形。

公开(公告)号：CN100399561C

公开(公告)日：2008-07-02

申请号：CN200510078700.3

申请日：2005-06-28

Applicant: 株式会社东芝

Inventor： 东和幸 ,  松永范昭

IPC: H01L23/52 ,  H01L27/00 ,  H01L21/768 ,  H01L21/02

CPC classification number: H01L21/76877 ,  H01L21/2885 ,  H01L21/7684 ,  H01L23/53238 ,  H01L23/585 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 与本发明的例子有关的半导体器件包括：多个芯片区域11，形成具有采用金属布线的多层布线构造的半导体集成电路，成为分别独立的芯片；多个芯片圈，具有采用金属布线的多层布线构造，分别包围多个芯片区域，其中，多个芯片圈12相互间电连接在一起。

公开(公告)号：CN1263103C

公开(公告)日：2006-07-05

申请号：CN02142635.X

申请日：2002-09-03

Applicant: 株式会社东芝

Inventor： 东和幸

IPC: H01L21/31 ,  H01L21/768 ,  H01L27/00

CPC classification number: H01L21/02087 ,  H01L21/31144 ,  H01L21/76801

Abstract: 在本发明的半导体装置的制造方法中，在晶片上形成介电常数k的值不满3(k＜3)的第1的低介电常数膜，其边缘与沿晶片圆周的第1位置一致。其次，在第1低介电常数膜及晶片上形成气体透过率低于第1的低介电常数膜的第1保护膜，使得其边缘与上述第1位置外侧的第2位置一致。又，在第1保护膜上形成k＜3的第2的低介电常数膜，其边缘与上述第1位置一致。

公开(公告)号：CN1423328A

公开(公告)日：2003-06-11

申请号：CN02148215.2

申请日：2002-09-27

Applicant: 株式会社东芝

Inventor： 松永范昭 ,  下冈义明 ,  东和幸 ,  柴田英毅

IPC: H01L23/522 ,  H01L21/768

CPC classification number: H01L24/05 ,  H01L23/5222 ,  H01L23/5329 ,  H01L24/03 ,  H01L2224/05556 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01007 ,  H01L2924/01013 ,  H01L2924/01014 ,  H01L2924/01019 ,  H01L2924/01022 ,  H01L2924/01027 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01039 ,  H01L2924/0105 ,  H01L2924/01072 ,  H01L2924/01073 ,  H01L2924/01078 ,  H01L2924/01082 ,  H01L2924/04941 ,  H01L2924/04953 ,  H01L2924/05042 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/19041 ,  H01L2924/30105 ,  H01L2924/00

Abstract: 在LSI芯片上层叠多个布线层。各布线层由被施加机械压力的电极、设置在需要机械强度的区域上并形成上述电极的第一绝缘膜、与上述第一绝缘膜形成在同一层上并设置在与上述第一绝缘膜相比不需要机械强度的区域上的第二绝缘膜、在上述第二绝缘膜表面上设置的布线构成。

公开(公告)号：CN110911401B

公开(公告)日：2023-09-08

申请号：CN201910128015.9

申请日：2019-02-20

Applicant: 株式会社东芝

Inventor： 东和幸 ,  香西昌平

IPC: H01L27/088 ,  H01L23/528 ,  H01L23/48 ,  H01J37/147

Abstract: 本发明的实施方式关于半导体装置。实施方式的半导体装置具备：第1半导体层；第2半导体层；第1多层布线层，设置在第1半导体层与第2半导体层之间，具有多个第1导电层；第2多层布线层，设置在第1多层布线层与第2半导体层之间，具有多个第2导电层；第1晶体管，具有第1半导体层中的第1杂质区域；第2晶体管，具有第2半导体层中的第2杂质区域；第1孔，将第1半导体层、第1多层布线层、第2多层布线层及第2半导体层贯通；第2孔，将第1半导体层、第1多层布线层、第2多层布线层及第2半导体层贯通；第1电极，设置在第1多层布线层中；及第2电极，设置在第1多层布线层中，夹着第1孔而与第1电极对置。

公开(公告)号：CN105990308A

公开(公告)日：2016-10-05

申请号：CN201510997769.X

申请日：2015-12-25

Applicant: 株式会社东芝

Inventor： 久米一平 ,  东和幸

IPC: H01L23/498 ,  H01L21/48

CPC classification number: H01L25/0657 ,  H01L23/3128 ,  H01L23/481 ,  H01L23/562 ,  H01L2224/16145 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/15311 ,  H01L2924/181 ,  H01L2924/18161 ,  H01L2924/00012 ,  H01L23/49827 ,  H01L21/486

Abstract: 本发明的实施方式提供一种能够抑制半导体基板的翘曲的半导体装置及其制造方法。本实施方式的半导体装置具备半导体基板、半导体元件、及导电膜。半导体元件配置在半导体基板的第1面上。导电膜从第1面跨及与第1面对向的第2面贯通半导体基板。在半导体基板，存在从第2面侧朝向第1面侧设置的连续或断续的间隙。

公开(公告)号：CN102842597B

公开(公告)日：2016-08-03

申请号：CN201210071075.X

申请日：2012-03-16

Applicant: 株式会社东芝

Inventor： 津村一道 ,  东和幸

IPC: H01L29/06

CPC classification number: H01L23/562 ,  H01L21/76802 ,  H01L21/76898 ,  H01L23/481 ,  H01L23/585 ,  H01L24/16 ,  H01L25/0657 ,  H01L2224/16146 ,  H01L2224/16225 ,  H01L2224/16227 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/12042 ,  H01L2924/00 ,  H01L2224/0401

Abstract: 本发明涉及一种半导体芯片和半导体器件。根据一个实施例，一种半导体芯片包括半导体衬底、过孔和绝缘层。半导体衬底具有第一主表面和在所述第一主表面的相对侧的第二主表面。半导体衬底设置有包括元件和布线的电路部，以及在第一主表面一侧上围绕所述电路部的保护环结构部。在从半导体衬底的第一主表面一侧延伸到第二主表面一侧的通路孔中设置过孔。在从半导体衬底的第一主表面一侧延伸到第二主表面一侧的第一沟槽中设置绝缘层。

公开(公告)号：CN1404111A

公开(公告)日：2003-03-19

申请号：CN02142635.X

申请日：2002-09-03

Applicant: 株式会社东芝

Inventor： 东和幸

IPC: H01L21/31 ,  H01L21/768 ,  H01L27/00

CPC classification number: H01L21/02087 ,  H01L21/31144 ,  H01L21/76801

Abstract: 在本发明的半导体装置的制造方法中，在晶片上形成介电常数k的值不满3(k＜3)的第1的低介电常数膜，其边缘与沿晶片圆周的第1位置一致。其次，在第1低介电常数膜及晶片上形成气体透过率低于第1的低介电常数膜的第1保护膜，使得其边缘与上述第1位置外侧的第2位置一致。又，在第1保护膜上形成k＜3的第2的低介电常数膜，其边缘与上述第1位置一致。

公开(公告)号：CN110911401A

公开(公告)日：2020-03-24

申请号：CN201910128015.9

申请日：2019-02-20

Applicant: 株式会社东芝

Inventor： 东和幸 ,  香西昌平

IPC: H01L27/088 ,  H01L23/528 ,  H01L23/48 ,  H01J37/147

Abstract: 本发明的实施方式关于半导体装置。实施方式的半导体装置具备：第1半导体层；第2半导体层；第1多层布线层，设置在第1半导体层与第2半导体层之间，具有多个第1导电层；第2多层布线层，设置在第1多层布线层与第2半导体层之间，具有多个第2导电层；第1晶体管，具有第1半导体层中的第1杂质区域；第2晶体管，具有第2半导体层中的第2杂质区域；第1孔，将第1半导体层、第1多层布线层、第2多层布线层及第2半导体层贯通；第2孔，将第1半导体层、第1多层布线层、第2多层布线层及第2半导体层贯通；第1电极，设置在第1多层布线层中；及第2电极，设置在第1多层布线层中，夹着第1孔而与第1电极对置。