公开(公告)号：TWI420650B

公开(公告)日：2013-12-21

申请号：TW098129013

申请日：2009-08-28

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 徐振斌 ,  HSU, CHEN PIN ,  鄭鈞隆 ,  CHENG, CHUNG LONG ,  鄭光茗 ,  THEI, KONG BENG ,  莊學理 ,  CHUANG, HARRY

IPC: H01L27/04 ,  H01L21/28

CPC classification number: H01L27/0629 ,  H01L21/82345 ,  H01L27/088 ,  H01L29/66545 ,  Y10S438/926

公开(公告)号：TWI413183B

公开(公告)日：2013-10-21

申请号：TW098129014

申请日：2009-08-28

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 李啟弘 ,  LI, CHII HORNG ,  陳柏年 ,  CHEN, PO NIEN ,  費中豪 ,  FEI, CHUNG HAU ,  陳建良 ,  CHEN, CHIEN LIANG ,  楊文誌 ,  YANG, WEN CHIH ,  莊學理 ,  CHUANG, HARRY

IPC: H01L21/31 ,  H01L21/8238 ,  H01L27/04

CPC classification number: H01L27/0629

公开(公告)号：TWI389259B

公开(公告)日：2013-03-11

申请号：TW098128193

申请日：2009-08-21

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 鄭光茗 ,  THEI, KONG BENG ,  莊學理 ,  CHUANG, HARRY ,  陳嘉仁 ,  CHEN, RYAN CHIA JEN ,  賴素貞 ,  LAI, SU CHEN ,  莫亦先 ,  MOR, YI SHIEN ,  陳薏新 ,  CHEN, YI HSING ,  沈俊良 ,  SHEN, GARY ,  林毓超 ,  LIN, YU CHAO

IPC: H01L21/8238 ,  H01L21/027

CPC classification number: H01L21/31645 ,  H01L21/31604 ,  H01L21/823842

公开(公告)号：TWI382475B

公开(公告)日：2013-01-11

申请号：TW097142940

申请日：2008-11-06

Applicant: 台灣積體電路製造股份有限公司 ,  TAIWAN SEMICONDUCTOR MANUFACTURING CO., LTD.

Inventor： 吳明園 ,  WU, MINGYUAN ,  莫亦先 ,  MOR, YISHIEN ,  彭治棠 ,  PENG, CHIHTANG ,  葉炅翰 ,  YEH, CHIUNGHAN ,  鄭光茗 ,  THEI, KONGBENG ,  莊學理 ,  CHUANG, HARRY ,  梁孟松 ,  LIANG, MONGSONG

IPC: H01L21/336 ,  H01L21/76

CPC classification number: H01L21/823481 ,  H01L21/823468 ,  H01L21/823475 ,  H01L29/6653 ,  H01L29/6656 ,  H01L29/7833 ,  H01L29/7843

公开(公告)号：TWI374541B

公开(公告)日：2012-10-11

申请号：TW096147203

申请日：2007-12-11

Applicant: 台灣積體電路製造股份有限公司

Inventor： 莊學理 ,  鄭光茗 ,  郭文暉 ,  梁孟松

IPC: H01L

CPC classification number: H01L21/823807 ,  H01L29/7843

Abstract: 在本發明之實施例中，於MOS元件上形成應變誘發層以增加通道區中之載子移動率。較佳實施例中，應變誘發層之尺寸可導致NMOS元件與PMOS元件中之驅動電流增加的最佳化，並改善驅動電流一致性，且不需增加複雜的製程步驟。而且，所增加的製程步驟可輕易地整合至習知的CMOS製程中。此外，用來定義拉伸與壓縮應變誘發層之光罩不需對已存在的設計資料庫作額外的設計。

Abstract in simplified Chinese: 在本发明之实施例中，于MOS组件上形成应变诱发层以增加信道区中之载子移动率。较佳实施例中，应变诱发层之尺寸可导致NMOS组件与PMOS组件中之驱动电流增加的最优化，并改善驱动电流一致性，且不需增加复杂的制程步骤。而且，所增加的制程步骤可轻易地集成至习知的CMOS制程中。此外，用来定义拉伸与压缩应变诱发层之光罩不需对已存在的设计数据库作额外的设计。

公开(公告)号：TWI334178B

公开(公告)日：2010-12-01

申请号：TW096118497

申请日：2007-05-24

Applicant: 台灣積體電路製造股份有限公司

Inventor： 鄭光茗 ,  莊學理 ,  孫元成

IPC: H01L

CPC classification number: H01L21/823807 ,  H01L21/823814 ,  H01L29/165 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7848

Abstract: 本發明提供一種積體電路，包括：一半導體基底，其具有一第一區；至少一p型區，在該半導體基底中，且複數個矽鍺區形成在該p型區中；至少一n型區，在該半導體基底中；其中在該第一區中的所有該矽鍺區具有一第一總面積，在該第一區中的所有該p型區具有一第二總面積，在該第一區中的所有該n型區具有一第三總面積；以及其中該第一總面積與該第二及第三總面積之總合的一比率約介於5%至50%之間。

Abstract in simplified Chinese: 本发明提供一种集成电路，包括：一半导体基底，其具有一第一区；至少一p型区，在该半导体基底中，且复数个硅锗区形成在该p型区中；至少一n型区，在该半导体基底中；其中在该第一区中的所有该硅锗区具有一第一总面积，在该第一区中的所有该p型区具有一第二总面积，在该第一区中的所有该n型区具有一第三总面积；以及其中该第一总面积与该第二及第三总面积之总合的一比率约介于5%至50%之间。

公开(公告)号：TW201019456A

公开(公告)日：2010-05-16

申请号：TW098135053

申请日：2009-10-16

Applicant: 台灣積體電路製造股份有限公司

Inventor： 莊學理 ,  鄭光茗 ,  鍾昇鎮 ,  梁孟松

IPC: H01L

CPC classification number: H01L23/5256 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 一種熔絲結構，包括：一含金屬導線，設置於一半導體基板之一部上；一介電層，設置於該半導體基板上，以覆蓋該含金屬導線；一第一內連物以及一第二內連物延伸並穿過該介電層而分別於一第一介面處與一第二介面處接觸該含金屬導線之一頂面；一第一導線，形成於該介電層上並電性連結該第一內連物；以及一第二導線，形成於該介電層上並電性連結該第二內連物，其中該含金屬導線之該頂面包括一不含矽材料且該第二介面具有一足夠小區域以使得應用一預先選擇電流時於該第二介面處產生電致變遷效應。

Abstract in simplified Chinese: 一种熔丝结构，包括：一含金属导线，设置于一半导体基板之一部上；一介电层，设置于该半导体基板上，以覆盖该含金属导线；一第一内连物以及一第二内连物延伸并穿过该介电层而分别于一第一界面处与一第二界面处接触该含金属导线之一顶面；一第一导线，形成于该介电层上并电性链接该第一内连物；以及一第二导线，形成于该介电层上并电性链接该第二内连物，其中该含金属导线之该顶面包括一不含硅材料且该第二界面具有一足够小区域以使得应用一预先选择电流时于该第二界面处产生电致变迁效应。

公开(公告)号：TW201019386A

公开(公告)日：2010-05-16

申请号：TW098131195

申请日：2009-09-16

Applicant: 台灣積體電路製造股份有限公司

Inventor： 賴素貞 ,  鄭光茗 ,  莊學理 ,  沈俊良 ,  廖舜章

IPC: H01L

CPC classification number: H01L22/20 ,  H01L21/76224 ,  H01L22/12

Abstract: 本發明提供一種積體電路的製造方法，其隔絕區域的階高之間具有較佳的一致性。上述積體電路的製造方法包括提供一基板，其具有一個或多個溝槽；填充上述一個或多個溝槽；對已填充之一個或多個上述溝槽進行一化學機械研磨製程，其中每一個一個或多個上述溝槽包括一厚度；量測每一個已填充之一個或多個上述溝槽的上述厚度；根據每一個已填充之一個或多個上述溝槽之已量測的上述厚度決定進行一蝕刻製程的一總時間。以已決定的上述總時間進行上述蝕刻製程。

Abstract in simplified Chinese: 本发明提供一种集成电路的制造方法，其隔绝区域的阶高之间具有较佳的一致性。上述集成电路的制造方法包括提供一基板，其具有一个或多个沟槽；填充上述一个或多个沟槽；对已填充之一个或多个上述沟槽进行一化学机械研磨制程，其中每一个一个或多个上述沟槽包括一厚度；量测每一个已填充之一个或多个上述沟槽的上述厚度；根据每一个已填充之一个或多个上述沟槽之已量测的上述厚度决定进行一蚀刻制程的一总时间。以已决定的上述总时间进行上述蚀刻制程。

公开(公告)号：TW201013389A

公开(公告)日：2010-04-01

申请号：TW098128477

申请日：2009-08-25

Applicant: 台灣積體電路製造股份有限公司

Inventor： 羅明健 ,  鄭光茗 ,  莊學理

IPC: G06F ,  H03K

CPC classification number: H03K19/0013

Abstract: 本發明提供一積體電路。該積體電路包括一頻率偵側器耦接一邏輯電路；一供應電壓調節器耦接該頻率偵側器，用以依照自該頻率偵側器來的一頻率錯誤而提供一適應性電壓供應至該邏輯電路；以及一基體偏壓調節器耦接該頻率偵側器，用以依照該頻率錯誤而提供一適應性體偏壓至該邏輯電路。

Abstract in simplified Chinese: 本发明提供一集成电路。该集成电路包括一频率侦侧器耦接一逻辑电路；一供应电压调节器耦接该频率侦侧器，用以依照自该频率侦侧器来的一频率错误而提供一适应性电压供应至该逻辑电路；以及一基体偏压调节器耦接该频率侦侧器，用以依照该频率错误而提供一适应性体偏压至该逻辑电路。

公开(公告)号：TW201010083A

公开(公告)日：2010-03-01

申请号：TW098126504

申请日：2009-08-06

Applicant: 台灣積體電路製造股份有限公司

Inventor： 陳建豪 ,  連浩明 ,  李思毅 ,  李啟弘 ,  陳建良 ,  費中豪 ,  楊文誌 ,  黃仁安 ,  張啟新 ,  林俊銘 ,  莊學理 ,  葉俊林 ,  林綱正 ,  黃國泰

IPC: H01L

CPC classification number: H01L21/28088 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

Abstract: 本發明提供一半導體裝置，包含一半導體基材及一形成於該基材中之電晶體，該電晶體包含一具有一高介電常數介電質及金屬閘極之閘極堆疊，一密封層形成於該閘極堆疊之側壁上，該密封層具有一內部邊緣及一外部邊緣，該內部邊緣與該閘極堆疊相接合，一間隔物形成於該密封層之外部邊緣上，及一源/汲極區形成於該閘極堆疊之兩側上，該源/汲極區包含一沿著該密封層之外部邊緣之輕摻雜源/汲極區。

Abstract in simplified Chinese: 本发明提供一半导体设备，包含一半导体基材及一形成于该基材中之晶体管，该晶体管包含一具有一高介电常数介电质及金属闸极之闸极堆栈，一密封层形成于该闸极堆栈之侧壁上，该密封层具有一内部边缘及一外部边缘，该内部边缘与该闸极堆栈相接合，一间隔物形成于该密封层之外部边缘上，及一源/汲极区形成于该闸极堆栈之两侧上，该源/汲极区包含一沿着该密封层之外部边缘之轻掺杂源/汲极区。