積體電路晶粒構件的電容性耦合
    7.
    发明专利
    積體電路晶粒構件的電容性耦合 审中-公开
    集成电路晶粒构件的电容性耦合

    公开(公告)号:TW201721745A

    公开(公告)日:2017-06-16

    申请号:TW105131025

    申请日:2016-09-26

    摘要: 本發明提供了積體電路晶粒構件與其他導電區域的電容性耦合。待耦合的每一個構件具有一表面,其包括至少一個導電區域,例如一金屬襯墊或金屬平板。一超薄介電質層係形成於待耦合的至少一個表面上。當兩個構件(例如,來自每一個晶粒的一個構件)被永久地接觸在一起時,該超薄介電質層維持在兩個表面之間,以形成在每一個相應構件的導電區域之間的電容器或電容性介面。該超薄介電質層可以由各種介電質的多個層所組成,但是在一個實施方式中,整體厚度為小於約50奈米。所形成的該電容性介面的每單位面積電容值係取決於在超薄介電質層中所使用的介電材料之特定介電常數κ以及該介電材料各自的厚度。可以在經耦合堆疊件的邊緣處製作電氣連結和接地連結。

    简体摘要: 本发明提供了集成电路晶粒构件与其他导电区域的电容性耦合。待耦合的每一个构件具有一表面,其包括至少一个导电区域,例如一金属衬垫或金属平板。一超薄介电质层系形成于待耦合的至少一个表面上。当两个构件(例如,来自每一个晶粒的一个构件)被永久地接触在一起时,该超薄介电质层维持在两个表面之间,以形成在每一个相应构件的导电区域之间的电容器或电容性界面。该超薄介电质层可以由各种介电质的多个层所组成,但是在一个实施方式中,整体厚度为小于约50奈米。所形成的该电容性界面的每单位面积电容值系取决于在超薄介电质层中所使用的介电材料之特定介电常数κ以及该介电材料各自的厚度。可以在经耦合堆栈件的边缘处制作电气链接和接地链接。