公开(公告)号：US09298547B2

公开(公告)日：2016-03-29

申请号：US14150810

申请日：2014-01-09

申请人： LSI Corporation

发明人： Abdel-Hakim S. Alhussien ,  Erich F. Haratsch ,  Yunxiang Wu

IPC分类号： G06F11/10 ,  G11C29/52 ,  G11C29/42 ,  G11C29/56 ,  G11C29/04 ,  H03M13/37 ,  H03M13/11 ,  H03M13/45 ,  G11C29/50 ,  G11C11/56

CPC分类号： G06F11/1072 ,  G06F11/1012 ,  G11C11/56 ,  G11C29/42 ,  G11C29/52 ,  G11C2029/0409 ,  G11C2029/0411 ,  G11C2029/5004 ,  H03M13/1105 ,  H03M13/1142 ,  H03M13/3723 ,  H03M13/373 ,  H03M13/3769 ,  H03M13/451

摘要： A low-density parity-check decoder in a system with multi-level cells identifies zones of reliability where write errors or stuck cells are identifiable. The system uses assumedly successfully decoded pages associated with bits in a cell to identify candidate write errors or stuck cells and erases a corresponding log-likelihood ratio even where such log-likelihood ratio is saturated, thereby breaking a potential trapping set without post-processing.

摘要翻译： 具有多级单元的系统中的低密度奇偶校验解码器识别写入错误或被卡住的单元是可识别的可靠性区域。 该系统使用与单元中的位相关联的假设成功解码的页面来识别候选写入错误或卡住的单元并且擦除相应的对数似然比，即使这样的对数似然比饱和，从而破坏潜在的陷阱集而不进行后处理。

公开(公告)号：US09281080B2

公开(公告)日：2016-03-08

申请号：US14205086

申请日：2014-03-11

申请人： Advantest Corporation

发明人： Michael Jones ,  Edmundo Delapuente ,  Alan S. Krech, Jr.

IPC分类号： G01R31/28 ,  G11C29/10 ,  G11C29/56 ,  G01R31/3183

CPC分类号： G11C29/10 ,  G01R31/318307 ,  G01R31/318342 ,  G11C29/56 ,  G11C29/56004 ,  G11C2029/5602

摘要： A system for testing a device under test (DUT) includes a test controller unit that includes a first memory operable to store a data pattern; a bridge circuit that includes a second memory that is smaller than the first memory, and a functional unit that includes a third memory that is smaller than the second memory. Portions of the data pattern are selectively transferred from the first memory to the second memory during and for DUT testing operations. The functional circuit interfaces with the DUT for testing. Portions of the data pattern are selectively transferred from the second memory to the third memory for application to the DUT.

摘要翻译： 一种用于测试被测设备（DUT）的系统，包括测试控制器单元，其包括可操作以存储数据模式的第一存储器; 包括比第一存储器小的第二存储器的桥接电路，以及包括小于第二存储器的第三存储器的功能单元。 在DUT测试操作期间和数据模式的部分被选择性地从第一存储器传送到第二存储器。 功能电路与DUT进行接口测试。 将数据模式的一部分从第二存储器选择性地传送到第三存储器以供应用于DUT。

公开(公告)号：US20160055951A1

公开(公告)日：2016-02-25

申请号：US14593646

申请日：2015-01-09

申请人： Tatsuya KISHI

发明人： Tatsuya KISHI

IPC分类号： H01F7/20 ,  G11C29/08 ,  G11C29/56 ,  H01L43/08 ,  H01L43/12 ,  H01L27/22 ,  H01L43/02 ,  H01F5/00 ,  G11C11/16

CPC分类号： H01F7/20 ,  G11C11/16 ,  G11C29/50 ,  G11C29/50016 ,  G11C29/56 ,  G11C29/56016 ,  G11C2029/5002

摘要： According to one embodiment, an electromagnet includes a first electromagnet coil having a first portion and a second portion. The first portion of the first electromagnet coil extends in a direction in parallel with a first plane. The second portion of the first electromagnet coil extends in a direction in parallel with a second plane. The first and second planes intersect at a predetermined angle.

摘要翻译： 根据一个实施例，电磁体包括具有第一部分和第二部分的第一电磁线圈。 第一电磁线圈的第一部分沿与第一平面平行的方向延伸。 第一电磁线圈的第二部分沿与第二平面平行的方向延伸。 第一和第二平面以预定角度相交。

公开(公告)号：US09268559B2

公开(公告)日：2016-02-23

申请号：US14417639

申请日：2013-07-31

申请人： INSIDE SECURE

发明人： Florian Galdo

IPC分类号： G06F9/44 ,  G06F11/36 ,  G11C29/56 ,  G06F21/52 ,  G06F21/71 ,  G06F12/06

CPC分类号： G06F8/70 ,  G06F11/3688 ,  G06F12/06 ,  G06F21/52 ,  G06F21/71 ,  G06F2212/251 ,  G11C29/56

摘要： The invention relates to a method for detecting a subroutine call stack modification, including the steps of, when calling a subroutine, placing a return address at the top of the stack; at the end of the subroutine, using the address at the top of the stack as the return address, and removing the address from the stack; when calling the subroutine, accumulating the return address in a memory location with a first operation; at the end of the subroutine, accumulating the address from the top of the stack in the memory location with a second operation, reciprocal of the first operation; and detecting a change when the content of the memory location is different from its initial value.

摘要翻译： 本发明涉及一种用于检测子程序调用堆栈修改的方法，包括以下步骤：当调用子程序时，将返回地址放置在堆栈的顶部; 在子程序结束时，使用堆栈顶部的地址作为返回地址，并从堆栈中删除地址; 当调用子程序时，通过第一个操作将返回地址累积到存储器位置; 在子程序结束时，通过第二操作从存储器位置的堆栈顶部累积地址，第一操作的倒数; 以及当存储器位置的内容与其初始值不同时检测变化。

公开(公告)号：US09261555B2

公开(公告)日：2016-02-16

申请号：US13771359

申请日：2013-02-20

申请人： Samsung Electronics Co., Ltd.

发明人： Sang-Kyu Yoon ,  Sang-Joon Ryu ,  Hwa-Cheol Lee ,  Yong-Hwan Cho

IPC分类号： G01K7/00 ,  G01K13/00 ,  G01K3/00 ,  G01K1/00 ,  G01R31/26 ,  G01R31/28 ,  G11C29/06 ,  G11C29/56 ,  G11C11/40

CPC分类号： G01R31/2642 ,  G01R31/2856 ,  G01R31/2874 ,  G11C11/40 ,  G11C29/06 ,  G11C29/56 ,  G11C29/56016

摘要： To measure an inner temperature of a chamber included in a test handler, self-refresh currents of semiconductor memory devices under test are measured. The semiconductor memory devices are disposed in the chamber and have a function of linear temperature compensated self-refresh (Li-TCSR). Local temperature values are generated based on the self-refresh currents, where each local temperature value indicates a temperature near the corresponding semiconductor memory device of the semiconductor memory devices under test.

摘要翻译： 为了测量包括在测试处理器中的室的内部温度，测量被测半导体存储器件的自刷新电流。 半导体存储器件设置在腔室中并具有线性温度补偿自刷新功能（Li-TCSR）。 基于自刷新电流产生局部温度值，其中每个局部温度值表示被测半导体存储器件的相应半导体存储器件附近的温度。

公开(公告)号：US09183952B2

公开(公告)日：2015-11-10

申请号：US13771838

申请日：2013-02-20

申请人： MICRON TECHNOLOGY, INC.

发明人： James S. Rehmeyer ,  John F. Schreck ,  Timothy B. Cowles

IPC分类号： G11C29/40 ,  G11C29/44 ,  G11C29/48 ,  G11C29/00 ,  G06F11/07 ,  G01R31/317 ,  G01R31/3187 ,  G01R31/319 ,  G01R31/3193 ,  G11C29/56

CPC分类号： G11C29/40 ,  G01R31/31703 ,  G01R31/3187 ,  G01R31/3193 ,  G01R31/31932 ,  G01R31/31935 ,  G06F11/076 ,  G11C29/44 ,  G11C29/48 ,  G11C29/70 ,  G11C2029/4002 ,  G11C2029/5606

摘要： Apparatuses and methods for compressing data responsive to a plurality of memory accesses is described. An example compression circuit includes a comparator configured to compare data provided by a group of memory cells associated with a repair address. Each subset of one or more bits of the data is sequentially provided by the group of memory cells responsive to a respective memory access of a plurality of memory accesses. The example compression circuit further including an error bit latch coupled to the comparison circuit. The error bit latch configured to, responsive to an output received from the comparison circuit indicating an error, compress the data to an error bit by setting the error bit to an error detected state and latching the error bit having the error detected state.

摘要翻译： 描述了响应于多个存储器访问来压缩数据的装置和方法。 示例压缩电路包括比较器，其被配置为比较由与修复地址相关联的一组存储器单元提供的数据。 响应于多个存储器访问的相应存储器访问，由该组存储器单元顺序地提供数据的一个或多个位的每个子集。 示例压缩电路还包括耦合到比较电路的错误位锁存器。 错误位锁存器被配置为响应于从比较电路接收的指示错误的输出，通过将错误位设置为错误检测状态并锁存具有错误检测状态的错误位来将数据压缩到错误位。

公开(公告)号：US09173293B2

公开(公告)日：2015-10-27

申请号：US13406892

申请日：2012-02-28

申请人： Yasuyuki Nagahara ,  Isao Ozawa

发明人： Yasuyuki Nagahara ,  Isao Ozawa

IPC分类号： G06F12/00 ,  H05K1/18 ,  G06F17/50 ,  G06F12/02 ,  G11C29/48 ,  G11C5/04 ,  G11C16/00 ,  G11C29/56 ,  H05K1/02

CPC分类号： G11C5/025 ,  G06F12/0246 ,  G06F17/5045 ,  G06F17/5068 ,  G06F17/5072 ,  G06F17/5077 ,  G06F17/5081 ,  G11C5/04 ,  G11C16/00 ,  G11C29/48 ,  G11C2029/5602 ,  H05K1/0268 ,  H05K1/181 ,  H05K2201/10159 ,  H05K2201/10189 ,  H05K2201/10545 ,  H05K2203/162 ,  Y02P70/611

摘要： According to the embodiments, there are provided semiconductor memories that are mounted individually on two sides of a mounting board; a controller that is mounted either on an obverse side or a reverse side of the mounting board, and performs read and write control of the semiconductor memories; and a connector that is deviated in a lateral direction from the controller so as not to overlap the controller, is mounted either on the obverse side or the reverse side of the mounting board, and transfers a signal exchanged between the controller and outside.

摘要翻译： 根据实施例，提供了分别安装在安装板的两侧上的半导体存储器; 控制器，其安装在安装板的正面或反面上，并且执行对半导体存储器的读取和写入控制; 并且在控制器的横向上偏离控制器而不与控制器重叠的连接器安装在安装板的正面或反面上，并且传送在控制器和外部之间交换的信号。

公开(公告)号：US20150294738A1

公开(公告)日：2015-10-15

申请号：US14253235

申请日：2014-04-15

申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION

发明人： Ishtiaq AHSAN ,  Fred J. TOWLER ,  Robert C. WONG

IPC分类号： G11C29/48 ,  G11C29/56

CPC分类号： G11C29/56 ,  G11C11/41

摘要： A tristate inverter array test structure and method of testing structures in a microchip are disclosed. The structure includes: a PFET stack in series with an NFET stack; an inverted wordline driving a PFET of the PFET stack; a worldline driving an NFET of the NFET stack; a data_in line connecting to an input of the PFET stack and the NFET stack; and a data_out line connecting to an output of the PFET stack and the NFET stack.

摘要翻译： 公开了一种三态逆变器阵列测试结构和微芯片结构测试方法。 该结构包括：与NFET堆叠串联的PFET堆叠; 驱动PFET堆叠的PFET的反相字线; 驱动NFET堆叠的NFET的世界线; 连接到PFET堆叠和NFET堆叠的输入的数据线; 以及连接到PFET堆叠和NFET堆叠的输出的data_out线。

公开(公告)号：US09151796B2

公开(公告)日：2015-10-06

申请号：US13897954

申请日：2013-05-20

申请人： Wistron Corporation

发明人： Chun-Kai Wang ,  Hai-Jun Peng

IPC分类号： G01R31/28 ,  G11C29/56

CPC分类号： G01R31/2834 ,  G01R31/2806 ,  G01R31/2886 ,  G01R31/2889 ,  G11C29/56

摘要： An automatic test equipment includes a test apparatus, a first control device, a first assisting device, and a second control device. The test apparatus is applied for testing a first object, wherein the test apparatus has a first cover. The first control device has an activating device. The first assisting device is electrically connected to the first control device. The second control device is electrically connected to the first control device and the test apparatus. When the activating device is activated, the first control device controls the first assisting device to lower the first cover and then the first control device transmits a first control signal to the second control device for allowing the test apparatus to test the first object.

摘要翻译： 自动测试设备包括测试设备，第一控制设备，第一辅助设备和第二控制设备。 测试装置用于测试第一物体，其中测试装置具有第一盖。 第一控制装置具有启动装置。 第一辅助装置电连接到第一控制装置。 第二控制装置电连接到第一控制装置和测试装置。 当启动装置被激活时，第一控制装置控制第一辅助装置降低第一盖，然后第一控制装置向第二控制装置发送第一控制信号，以允许试验装置测试第一物体。

公开(公告)号：US09063827B2

公开(公告)日：2015-06-23

申请号：US13404967

申请日：2012-02-24

申请人： Michael Shepherd

发明人： Michael Shepherd

IPC分类号： G06F11/00 ,  G11C29/56 ,  G11B20/18

CPC分类号： G06F11/00 ,  G11B20/1883 ,  G11B2020/1893 ,  G11C5/04 ,  G11C29/44 ,  G11C29/4401 ,  G11C29/56 ,  G11C2029/0407 ,  G11C2029/1806 ,  G11C2029/4402

摘要： In accordance with the present disclosure, a dynamic random access memory (DRAM) component is described. The DRAM component may comprise an integrated circuit, with the integrated circuit including an array of volatile memory cells. A first volatile memory cells of the array of volatile memory cells may be defective. The integrated circuit may also include non-volatile memory, and the non-volatile memory may contain a reference to the first volatile memory cell.

摘要翻译： 根据本公开，描述了动态随机存取存储器（DRAM）组件。 DRAM组件可以包括集成电路，集成电路包括易失性存储器单元的阵列。 易失性存储器单元阵列的第一易失性存储单元可能是有缺陷的。 集成电路还可以包括非易失性存储器，并且非易失性存储器可以包含对第一易失性存储器单元的引用。